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使用FPGA实现RS232串口收发的仿真资料说明

消耗积分:0 | 格式:rar | 大小:0.06 MB | 2021-03-05

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　　网上关于RS-232 的异步收发介绍得很多，最近没事学着摸索用ModelSim 来做时序仿真，就结合网上的参考资料和自己的琢磨，做了这个东西。

　　针对我这个小程序结合FPGA 的开发流程，主要走了以下几步：

　　1. 文本程序输入（ Verilog HDL ）

　　2. 功能仿真（ ModelSim，查看逻辑功能是否正确，要写一个Test Bench）

　　3. 综合（ Synplify Pro，程序综合成网表）

　　4. 布局布线（ Quartus II ，根据我选定的FPGA 器件型号，将网表布到器件中，并估算出相应的时延）

　　5. 时序仿真（ ModelSim，根据时延做进一步仿真）

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