几乎纯DDS正弦波调发生器

星星科技指导员 2022-12-20 2778

描述

分辨率优于16位的高精度快速模数转换器（ADC）的交流性能测试和验证需要能够覆盖至少0 kHz至20 kHz音频带宽的近乎完美的正弦波发生器。通常，使用昂贵的实验室仪器来执行这些评估和表征，例如Audio Precision的音频分析仪AP27xx或APx5xx系列。大多数情况下，具有24位或更高尺寸的现代高速SAR和宽带Σ-Δ型ADC具有单电源和全差分输入，因此要求用于DUT的信号源具有直流和交流精度，同时提供全差分输出（180°异相）。同样，该交流发生器的噪声和失真电平应远优于这些ADC的规格，因此本底噪声电平远低于–140 dBc，失真低于–120 dBc，输入音调频率为1 kHz或2 kHz，根据大多数供应商规格，最高可达20 kHz。适用于高分辨率宽带ADC的典型台架测试设置的典型配置如图1所示。最关键的组件是正弦波发生器（单音或多音），在这里，基于软件的直接数字频率合成器（DDS）可以提供充分的灵活性，具有极精细的频率分辨率和时钟与数据采集系统的时钟同步，以执行相干采样以避免泄漏和FFT窗口滤波。

信号发生器

图1.基于 IEEE 1241 标准的典型 ADC （ac）测试设置的处理链。DDFS 使整个测量系统完全数字化，具有许多优点，包括完全的灵活性和相干采样采集。

只需音频精密分析仪的一小部分成本，就可以设计出基于直接数字频率合成（DDFS）原理的非常精确的正弦波发生器，但在浮点DSP处理器（如SHARC处理器）上通过软件实现。相当快的浮点DSP将满足实时期望，并满足所有算法和处理条件，以实现最先进的SAR ADC设置的失真和噪声性能水平。利用用于NCO相位累加的32位或64位定点格式的SHARC内核架构的全字数据长度，以及执行正弦近似函数和用于整形频谱的数字滤波器的专有40位浮点扩展精度，与用于信号重建。

直接数字频率合成

数字信号发生器合成器专利于1970年4月由Joseph A. Webb提交1描述了什么可以被认为是DDS机制的基础，只需使用几个数字逻辑模块即可生成各种类型的模拟波形，包括正弦波。然后，在1971年初，经常被引用的参考论文来自Tierney等人。2通过深化正交生成的DDS运算及其对采样系统理论的局限性（字截断和频率规划）发表了直接数字频率生成。实际实现开始出现，主要依赖于分立标准逻辑IC，如TTL 74xx或ECL 10K系列。不到10年后，斯坦福电信、高通、普莱西和ADI等公司推出了AD9950和AD9955等完全集成的解决方案。逻辑IC的架构基于查找表（LUT），旨在实现最佳速度、功耗和成本权衡，以确保在有限的相位、频率和幅度分辨率下进行相位到正弦幅度的转换。如今，ADI公司仍然是DDS独立集成电路的最大、或许也是最独特的供应商，而当前的数控振荡器（NCO）往往集成在AD9164或AD9174等RF DAC中。尽管这些器件在多GHz带宽下具有令人印象深刻的噪声和线性度性能，但它们都不适合测试LTC2378-20、AD4020或AD7768等中等速度、高分辨率ADC。

与传统的基于 PLL 的频率合成器相比，NCO 和 DDS 以其非常精细的频率分辨率、快速的敏捷性以及具有完美正交的正弦/余弦生成容易而闻名。它们还因其宽带宽覆盖范围和直流精度而备受推崇。其工作原理受数字信号处理和采样系统理论的支配，其数字性质允许对输出信号的相位、频率和幅度进行完全数字化和独立的控制。图2的框图描述了传统DDS的架构，它由三个主要功能组成：

N位相位累加器;

一种相位-正弦振幅转换器，其特征在于W位截断的相位输入字;

D位DAC及其相关的重建滤波器。

信号发生器

图2.NCO的主要功能部分与完整的直接数字合成器区别开来，其中包括重建DAC及其相关的AAF。NCO 部分可用于测试或激励 DAC。

相位累加器围绕一个简单的N位加法器构建，该加法器与寄存器相结合，寄存器的内容以采样时钟F的速率更新时钟输入相位增量 Δθ，通常也称为频率调谐字（FTW）。累加器可以周期性地溢出，并像采样时钟或参考时钟F之间的小数分频器一样工作时钟和 DDS 输出频率 F外，或者像变速箱一样，分频比等于：

信号发生器

溢出速率给出了生成波形的输出频率，使得：

信号发生器

其中 0 ≤ FTW ≤ 2N–1.由于分频器效应，参考或采样的贡献fSNCO输出端的时钟相位噪声将降低

信号发生器

相位累加器寄存器的输出表示所生成波形的当前相位。然后，借助相位到正弦或相到余弦映射器引擎，每个离散累加器输出相位值被转换为幅度正弦或余弦数据或样本。此功能通常通过存储在LUT（ROM）中的三角函数值来实现，有时通过执行正弦近似算法或两者的组合来实现。相位-正弦幅度转换器的输出馈入DAC，DAC在滤波之前产生量化和采样正弦波，以平滑信号并避免频谱混叠。DAC有限分辨率施加的幅度量化对本底噪声和合成器的信噪比（SNR）施加了理论限制。此外，作为混合信号器件，DAC由于其INL、DNL、压摆率、毛刺和建立时间特性而表现出一大堆直流和交流非线性，这些特性会产生杂散音并降低正弦波发生器的整体动态范围。

基于图2架构的实际正弦波形发生器实现主要区别在于相位幅度转换器模块，由于数字无线电应用的市场导向，该模块通常针对速度和功耗进行优化，而不是高精度。实现相位-正弦幅度转换器的最简单方法是使用ROM通过一对一映射存储正弦值。不幸的是，LUT 的长度呈指数级增长（2N），相位累加器的宽度为N，波表数据字精度为线性。不幸的是，减小累加器尺寸或截断其输出的权衡会导致频率分辨率的损失和SFDR的严重退化。结果表明，由相位或幅度量化引起的杂散遵循–6 dB/位的关系。由于通常需要大N来实现精细的频率调谐，因此已经推广了几种技术来限制ROM尺寸，同时保持足够的杂散性能。通常使用简单的压缩方法，利用正弦或余弦函数的四分之一波对称性将相位参数范围减小4。为了进一步缩小范围，相位累加器输出的残酷截断是事实上的方法，尽管它确实引入了杂散谐波。尽管如此，由于精细的频率分辨率要求、内存大小和成本妥协，始终采用这种方法。已经提出了各种角度分解方法，以降低基于LUT的方法的内存需求。结合使用各种类型的分割、线性或多项式插值的幅度压缩，其想法是精确地近似正弦函数的第一象限，或者在需要正弦和余弦函数的 I/Q 合成的情况下，精确地接近 [0， π/4] 区间。同样，基于角度旋转的算法有效地支持了没有ROM LUT的复杂信号生成，只需在逐次逼近方案中进行移位和加法操作。这种方法以流行的CORDIC为代表，当硬件乘法器不可用或出于速度或成本考虑应最小化实现功能所需的门数（在FPGA或ASIC中）时，通常比其他方法更快。相反，当硬件乘法器可用时（DSP微处理器中总是如此），使用插值方法和完整的多项式计算（例如泰勒级数展开）进行表查找时，切比雪夫多项式比CORDIC更快，尤其是在必须高精度的情况下。

在软件中实现高精度 NCO。

构建具有与最佳模拟振荡器相似或更好的失真性能的高精度交流音发生器，如最著名的惠普分析仪或应用笔记 AN-132 中所述3即使专用于音频频谱（直流至20 kHz范围），也不是一件小事。然而，如前所述，完整的软件实现，使用嵌入式处理器的足够算术精度执行相位计算（ωt）和正弦函数（sin（ωt））近似，当然可以帮助最大限度地减少量化副作用，噪声和由此产生的杂散。这意味着图2中的所有NCO功能块都转换为代码行（无VHDL！），以实现满足实时约束的软件版本，以确保最小采样率和所需的频率带宽。

对于相位到正弦幅度转换引擎，完整的LUT方案或任何变化都需要太多的内存或太多的插值操作才能实现完美的正弦一致性。相反，正弦近似的多项式方法允许使用成本非常低的通用DSP，从而提供了非常好的复杂度与精度权衡。多项式级数扩展也非常有吸引力，因为它相对简单，并且能够在选择幂级数类型时提供充分的灵活性，为给定精度定制算法。它不需要大的内存空间，少于100行SHARC DSP装配线，只需要几个RAM位置来存储多项式系数和变量，因为正弦值仅在采样时计算。

首先，正弦近似函数的明显选择是使用具有适当顺序的直泰勒/麦克劳林幂级数来满足目标精度。但是，由于幂级数往往会在端点上失去有效性，因此在执行任何多项式计算之前，必须将参数输入范围减小到较小的间隔。如果不减少参数范围，函数域（如 [–π， +π] ）上的高精度只能通过非常高阶多项式来支持。因此，需要将一些变换应用于初等函数以获得简化的参数，例如 sin（|x|） = sin（f + k × π/2）和 sin（f） = sin（x – k × π/2）为 0 ≤f<π/2。因此，三角函数应格外小心，以避免减法抵消，这将导致精度严重损失并产生灾难性结果，尤其是在算术精度较差的情况下。在我们的例子中，当相位输入很大或接近π/2的整数倍时，可能会发生这种情况。

除了周期性和模-2π重复之外，sin（x）函数的对称性质还可以用于进一步缩小近似范围。鉴于正弦函数在区间 [0， 2π] 的点 x = π 上是反对称的，因此可以使用以下关系：

信号发生器

将范围减小到 [0， π]。以同样的方式，sin（x）显示了区间 [0， π] 由 x = π/2 定义的直线的对称性，使得：

信号发生器

对于区间 [0， π/2] 中的 x，这进一步减小了角度输入近似范围。进一步将参数简化为较小的区间（如 [0， π/4] 以提高精度是没有效率的，因为它需要同时计算正弦和余弦函数，这是由共同三角关系决定的：sin（a+b） = sin（a） × cos（b） + cos（a） × sin（b），这对于生成正交音来说是值得的。

ADI公司的ADSP-21000系列应用手册第1卷介绍了一种几乎理想的（用于嵌入式系统）正弦逼近函数，该函数基于为首款ADI DSP浮点处理器（即ADSP-21020）编写的优化功率级数，该处理器基本上是一个SHARC内核。sin（x）的这种实现依赖于 Hart 等人发表的最小最大多项式近似。4并由科迪和韦特改进5用于浮点运算，以减轻舍入误差并避免发生前面提到的取消。最小最大值方法依赖于切比雪夫多项式和雷梅兹交换算法来确定所需最大相对误差的系数。如图 3 中的 MATLAB 所示，与七阶泰勒多项式的泰勒相比，设置系数的微小变化会导致极小最大值的精度显著提高。®6为了获得最佳精度与速度权衡，此正弦近似函数的角度输入范围缩小到[–π/2至+π/2]间隔，并且软件例程包括一个高效的范围缩小滤波器，约占总“正弦”子程序执行时间的30%。

信号发生器

图3.与在 0 左右定义的 Taylor-MacLaurin 方法不同，最小最大值正弦近似方法最小化并均衡了 [–π/2 至 +π/2] 区间内的最大相对误差。

虽然所有的计算都可以用32位定点算法执行，但数学计算最常见和最方便的格式，特别是在处理长数时，多年来一直是IEEE 754浮点标准。作为DSP VLSI芯片制造商，ADI公司从一开始就率先推出了IEEE 754-1985标准。当时，根本没有单芯片浮点DSP处理器，只有简单的浮点乘法器和ALU计算IC，例如ADSP-3212和ADSP-3222。这种格式取代了计算机行业的大多数专有格式，并成为所有SHARC DSP处理器的原生格式，包括单精度32位、扩展精度40位，以及最近ADSP-SC589和ADSP-SC573的双精度64位。

SHARC 40 位扩展单精度浮点格式及其 32 位尾数提供足够的精度（u 2–32）对于这个正弦波生成应用程序并保持相等，Cody 和 Waite 表明 15千阶多项式适用于 32 位的总体精度，在 [0 到 +π/2] 输入域上均匀分布误差。最小化操作次数并保持准确性的最后一个调整是实现多项式计算的霍纳规则，这是一种快速幂法，用于评估一个点的多项式，例如：

信号发生器

R1 到 R7 是多项式级数的 Cody 和 Waite 系数，只需要 8 次乘法和 7 次加法即可计算任何输入参数 ε[0， π/2] 的正弦函数。以汇编子例程形式编写的完整 sin（x）近似代码在 SHARC 处理器上以大约 22 个内核周期执行。原始程序集子例程经过修改，以便在获取 40 位多项式浮点系数时同时执行双内存访问，以节省六个周期。

NCO 64 位相位累加器本身正在利用双精度 2 补码分数格式的 SHARC 32 位 ALU 来执行。一个完整的相位累加器执行和内存更新需要 11 个内核周期，因此，每个 NCO 输出样本在大约 33 个内核周期内生成。

图4中的图表显示了基于DSP的软件NCO的功能块实现，并参考了每个阶段的算术格式精度。此外，信号模拟重建需要一个或两个DAC及其模拟抗混叠滤波器电路，并实现完整的DDFS。处理链的关键要素是：

64位相位累加器（带溢流的SHARC ALU双精度加法）;

64位小数定点到40位FP转换模块;

范围缩小块 [0 到 + π/2] 和象限选择（科迪和韦特）;

用于相位到幅度转换的正弦近似算法（Hart）;

–1.0 至 +1.0 范围内的 sin（x）重建和归一化阶段;

LP FIR 滤波器和 sin（x）/x 补偿（如有必要）;

以及 40 位 FP 到 D 位定点转换和缩放功能，以适应 DAC 数字输入。

信号发生器

图4.DDS软件简化框图给出了数据算术格式和处理元件之间各种量化步骤的位置。

可以在NCO的输出端放置一个可选的数字低通滤波器，以消除可能在目标频带中折叠的任何杂散和噪声。或者，该滤波器可以提供插值和/或反sin（x）/x频率响应补偿，具体取决于为模拟重建选择的DAC。这种低通FIR滤波器可以使用MATLAB滤波器设计器工具进行设计。例如，假设采样频率为48 kSPS，直流至20 kHz带宽，带内纹波为0.0001 dB，带外衰减为–150 dB，则可以使用40位浮点系数实现高质量的等纹波滤波器。由于只有 99 个滤波器系数，其总执行时间将在单指令、单数据（SISD）单计算单元模式下消耗约 120 个 SHARC 内核周期。数字滤波后，DMA使用其中一个DSP同步串行端口将计算出的样本对发送到DAC。为了获得更好的速度性能，还可以使用大型乒乓内存缓冲区链接 DMA 操作，以支持按块操作进行处理。例如，块数据大小可以等于 FIR 数据延迟线的长度。

NCO 的最终调整以实现最佳 SFDR

如前所述，NCO受到杂散的影响主要是由于相位累加器输出的截断，以及在较小程度上，由于通过计算或制表获得的正弦值进行的幅度量化。相位截断引起的误差通过相位调制（锯齿波）在载波频率附近产生杂散，而正弦幅度量化会导致谐波相关的杂散，尽管长期以来被认为是随机误差和噪声。今天，相位累加器的操作在数学上是完美的，如技术论文中所述。7来自亨利·T·尼古拉斯和H·萨缪利。经过彻底分析后，提出了一个模型，使得相位累加器被认为是离散相位采样置换发生器，从中可以预测频率杂散。无论相位累加器参数（M、N、W）如何，相序的长度都等于

信号发生器

（其中GCD是最大公约数）由频率调谐字M的最右边位位置L决定，如图4所示。因此，L 的值定义了序列类，每个序列类共享自己的一组相位分量，但根据

信号发生器

率。这些在时域中生成的截断相位样本序列用于通过DFT确定频域中每条杂散线的相应位置和幅度。这些序列还表明，M（FTW）的奇数值表现出最低频率杂散的幅度，并建议对相位累加器进行简单的修改，只需在FTW中添加1 LSB即可满足这些最小条件。这样，相位累加器输出序列被强制始终具有相同的 2N相位元素，无论相位累加器的M值和初始内容如何。然后，最差杂散音幅度的电平降低3.922 dB，等于SFDR_min（dBc）= 6.02 × W。Nicholas改进的相位累加器为NCO带来了几个好处，因为首先它消除了FTW最右边太接近其MSB（FMCW应用中的频率扫描）的情况，其次，它使杂散的幅度与频率调谐字M无关。通过在采样率f下切换ALU LSB，可以在软件中轻松实现此修改S，可以模拟相位累加器的相同行为，就像将FTW LSB设置为逻辑1一样。当相位累加器大小N = 64位时，1/2 LSB偏移可以被认为是关于所需频率F精度的可忽略不计的误差外.

信号发生器

图5.FTW 最右边的非零位的位置设置了理论上的 SFDR 最坏情况水平。尼古拉斯修改的相位累加器解决了N的任何值的问题，并使NCO的SFDR最大化。

输出相位字W为32位时，相位截断导致的最大杂散幅度被限制在–192 dBc！正弦采样值的有限量化也会导致另一组频率杂散，它通常被认为是噪声，并通过众所周知的关系SNR进行估计q（分贝） = 6.02 × D + 1.76。由于相位-正弦幅度转换算法级的近似误差，必须将其添加到寄生元件中，但是，考虑到在选择相位-正弦近似算法和计算精度时非常谨慎，该误差被认为是可以忽略不计的。

这些结果表明，我们的软件正弦NCO的线性度和噪声都处于理论水平，远远超出了测试市场上大多数高精度ADC所需的阈值。信号链中最后一个但最关键的元件还有待找到：重建DAC及其互补模拟抗混叠滤波器以及相关的驱动器电路，这些电路很容易满足预期的性能水平。

重建DAC：事情的致命弱点！

第一个诱惑是选择在非线性误差（INL和DNL）方面具有最佳规格的高精度DAC，例如出色的AD5791，这是一款20位精度的DAC。但它的分辨率只有20位，其R-2R架构不利于信号的重建，尤其是非常纯正弦曲线的产生，因为它在输入代码转换期间有很大的毛刺。围绕二进制加权电流发生器或电阻网络构建的传统DAC架构对数字馈通和数字开关损伤（如外部或内部时序偏斜以及数字输入位的其他开关不对称）很敏感，特别是在导致能量变化的主要转换期间。这会引起与代码相关的瞬变，从而产生高振幅的谐波杂散。

在20+位分辨率下，使用外部超线性快速采样保持放大器来消除DAC输出的毛刺没有多大帮助，因为它会在数十个LSB中产生自己的瞬变，并且由于重新采样而引入群延迟非线性。对于信号重建，主要是在通信应用中，通过使用分段架构来解决毛刺问题，该架构将完全解码的部分混合用于MSB，二进制加权元素用于最低有效位。遗憾的是，目前没有超过16位精度的商用DAC。与NCO完全可预测的行为不同，DAC误差很难准确估计和仿真，特别是当制造商的动态规格相当弱或不存在时，除了专用于音频应用的DAC或ADC。因此，插值过采样和多位Σ-Δ DAC似乎是唯一足以胜任这项工作的解决方案。这些先进的转换器具有高达 32 位的分辨率、超低失真和高 SNR，是中低带宽信号重建的最佳候选者。为了在音频频谱或稍宽的频段（20 kHz或40 kHz带宽）内获得最佳噪声和失真性能，ADI公司产品组合中最好的Σ-Δ型DAC是AD1955音频立体声DAC，尽管其分辨率限制为24位，但它仍然是市场上最好的音频DAC之一。

这款音频DAC于2004年推出，基于多位Σ-Δ调制器和过采样技术，并辅以各种技巧，以减轻失真和这种转换原理固有的其他困扰。8

即使在今天，AD1955也拥有同类产品中最好的插值LP FIR滤波器之一。它具有非常高的阻带衰减（≈–120 dB）和非常低的带内纹波（≈±0.0001 dB）。其两个（左声道和右声道）DAC的工作频率最高可达200 kSPS，但最佳交流性能是在48 kSPS和96 kSPS下实现的，其动态范围和立体声模式下的SNR均为典型的EIAJ标准、A加权、120 dB数字。在单声道模式下，两个通道同时异相组合，预计性能将提高3 dB。但是，对于宽带应用，这些规格有些不切实际，因为它们是合成的，并且仅限于20 Hz至20 kHz带宽。20 kHz以上不考虑带外噪声和杂散，部分原因是EIAJ标准、A加权滤波器和音频行业规范定义。这种专门用于音频测量的带通滤波器模拟人耳频率响应，与未滤波测量相比，结果高出 3 dB。

DDFS硬件演示平台：使用AD1955进行正弦波重建

完整的DDFS使用两个评估板实现，一个支持DSP处理器，另一个用于使用AD1955 DAC进行模拟信号重建。选择第二代SHARC ADSP-21161N评估板是出于可用性原因，以及其易用性和精益配置，适用于任何音频应用。ADSP-21161N仍在生产中，不久前设计用于支持工业、高端消费电子和专业音频应用，提供高达110 Mips和660 MFlops或220 MMACS/s的能力。与最新一代SHARC处理器相比，ADSP-21161N的不同之处主要在于其短的3级指令流水线、片内1 Mb、仅三端口RAM和一组精简的外设。精密音调发生器的最后也是最关键的阶段基于AD1955评估板，该评估板必须忠实地从软件NCO提供的样本中重建模拟信号。该评估板带有一个抗混叠滤波器（AAF），该滤波器针对音频带宽进行了优化，以满足奈奎斯特准则，并具有几个串行音频接口以支持PCM/I2除了通常的 S/PDIF 或 AES-EBU 接收器之外，还有 S 和 DSD 数字流。The PCM/I2S串行链路连接器用于将AD1955 DAC板连接到ADSP-21161N EVB的串行端口1和3连接器（J）。两块板都可以配置为 I2S PCM 或 DSP 工作模式，采样速率为 48 kSPS、96 kSPS 或 192 kSPS。DSP串行端口1生成双通道DAC的数字输入接口所需的左右通道数据、字选择或L/R帧同步和SCK位时钟信号。串行端口3仅用于生成DAC主时钟MCLK，这是DAC插值滤波器和Σ-Δ调制器运行速度比输入采样频率（48 kSPS）快256倍（默认情况下）所必需的。由于所有DAC时钟信号均由DSP生成，因此将电路板原始的低成本爱普生时钟振荡器更改为Crystek的超低噪声振荡器CCHD-957。对于24.576 MHz的输出频率，其相位噪声规格在1 kHz时可低至–148 dB/Hz。

在模拟输出端，必须使用有源I/V转换器将AD1955电流差分输出保持在恒定共模电压（典型值为2.8 V），以最大限度地降低失真。AD797等超低失真和超低噪声高精度运算放大器用于此目的，也可用于处理模拟信号重建。由于两个差分输出由DSP单独处理，因此选择了具有AAF拓扑的立体声输出配置，而不是单声道模式。该AAF是用LTspice XVII模拟的，结果如图6所示。由于滤波器的最后一部分是无源滤波器，因此应增加一个有源差分缓冲级，就像最近推出的ADA4945一样。这款低噪声、超低失真、快速建立时间、全差分放大器是驱动任何高分辨率SAR和Σ-Δ型ADC的近乎完美的DAC伴侣。ADA4945具有相对较大的共模输出电压范围和出色的直流特性，可提供出色的输出平衡，有助于抑制偶次谐波失真产物。®

信号发生器

图6.LTspice仿真AD1955 EVB三阶抗混叠滤波器（立体声配置）的频率响应。

EVB三阶滤波器的–3 dB截止频率为76 kHz，在500 kHz时衰减仅为–31 dB。带内平坦度非常好，但这种LP滤波器的带外衰减必须得到认真改善，即使仅限于纯重建音频应用。这对于抑制DAC形状的噪声以及调制器时钟频率MCLK是强制性的。根据软件DDS对单音发生器或任意波形发生器（用于复杂波形的AWG）的使用情况，AAF将针对带外衰减或群延迟失真进行优化。作为一个实际的例子和比较，老式但著名的SRS DS360超低失真函数发生器设计有七阶Cauer AAF，具有相似的采样率。信号重建位于AD1862上，AD1862是一款面向数字音频应用的串行输入20位分段R-2R DAC。AD1862能够支持高达768 kHz （×16 f）的20位字采样速率S），并表现出出色的噪声和线性度规格。其单端电流输出使外部I-V转换级可以选择使用最佳放大器。

AD1955和SHARC DSP组合针对多个高分辨率SAR ADC进行了测试，例如AD4020，中间没有外部选择性无源滤波器。默认情况下，基本AD4020评估板除了板载ADA4807驱动器外没有其他选择。将ADC输入偏置在V_REF/2共模电压的简单电路施加了300 Ω的相当低的输入阻抗，需要信号隔离、交流耦合或使用外部差分放大器模块，如EVAL-ADA4945-1。电路笔记CN-0513中描述的AD4020参考设计板是更好的选择。它包括一个分立可编程增益仪表放大器（PGIA），可提供高输入阻抗并接受±5 V差分输入信号（G = 1）。虽然这些AD4020板及其SDP-H1控制器缺乏支持相干采样采集的能力，但它们允许采样的波形捕获长度不错，范围可达1M。因此，具有选择性窗口的长FFT是可能的，既能提供良好的频率分辨率，又能提供低本底噪声。例如，对于七项Blackman-Harris窗口，图7所示的1 Mpts FFT图说明了AD1955在990.059 Hz产生的正弦波下的失真水平。二次谐波是最大的失真分量和最大的杂散，在350 kHz带宽内为–111.8 dBc。但是，当考虑806 kHz的整个ADC奈奎斯特带宽时，SFDR受到DACΣ-Δ调制器和插值滤波器频率及其二次谐波（384 kHz和768 kHz）的限制。

信号发生器

图7.1 M 点 FFT 分析显示，H2 低于 –111 dBc 时失真相当不错，对于 1 kHz 输入频率，10 kHz 至 200 kHz 频段的杂散最大。本底噪声约为–146 dBFS。

在相同的条件下，对老式AD1862进行了测试试验，其表现出略有不同的光谱行为。采用差分配置时，两个时钟频率约为500 kSPS的20位DAC报告本底噪声为–151 dBFS，THD为–104.5 dB，正弦输出电平为12 V p-p，频率为1.130566 kHz。AD4020奈奎斯特带宽（806 kHz）上的SFDR接近106 dB，受三次谐波限制。基于两个AD743低噪声FET放大器的DAC重建滤波器与AD1955评估板的三阶滤波器类似，但截止频率为35 kHz，为–3 dB。

为了使其有效，基于DDS的发生器需要一个体面的滤波器，对于生成的直流至25 kHz CW信号频率范围，该滤波器能够在约250 kHz下衰减大于100 dB。这可以通过六阶切比雪夫甚至六阶巴特沃兹LP滤波器来实现，以获得完美的带内平坦度。滤波器的阶数将最小化，以限制模拟级的数量及其非理想性，如噪声和失真。

结论

在标准评估板上进行的初步和开箱即用的测试表明，基于处理器的DDS技术可以实现具有顶级性能的传统正弦波CW生成。–120 dBc谐波失真系数可以通过精心设计重建滤波器和模拟输出缓冲级来满足。基于DSP的NCO/DDS不仅限于产生单音正弦波。通过使用具有适当截止频率且无需其他硬件更改的优化 AAF（贝塞尔或巴特沃斯），可以将相同的 DSP 和 DAC 组合伪装成高性能 AWG 以产生任何类型的波形，例如，合成完全可参数化的多音正弦波，完全控制每个分量的相位和幅度以进行 IMD 测试。

由于浮点运算对于需要高精度和/或高动态范围的应用至关重要，因此如今，低成本ADSP-21571或SoC ADSP-SC571（ARM和SHARC）等SHARC+ DSP处理器已成为实时处理的事实标准，总采样速率高达10 MSPS。时钟频率为500 MHz，双SHARC内核及其硬件加速器可以提供超过5 Gflops的计算性能，并提供大量内部专用SRAM，这是生成任何类型波形以及复杂分析处理任务所需的基本成分。这种类型的应用表明，系统地使用硬件可编程解决方案对于处理精密数字信号处理并不是强制性的。浮点处理器及其完整的开发环境允许从MATLAB等仿真器轻松快速地移植代码，并通过ADI公司的CCES和VDSP++ C和C++编译器及其全套仿真器和实时调试器进行快速调试。

审核编辑：郭婷

打开APP阅读更多精彩内容