DS80C320存储器接口时序

星星科技指导员 2023-01-10 1780

描述

本应用笔记介绍了达拉斯半导体DS80C320高速微控制器与外部程序存储器配合使用时的情况。由于该器件的高速，需要检查关键的存储器接口时序约束。本应用笔记讨论DS80C320，但适用于所有达拉斯半导体微控制器。

介绍

达拉斯半导体的DS80C320处理器由于吞吐量的提高，提供了广泛的新应用机会。然而，速度的提高还需要注意与处理器接口的内存的时序要求。本应用笔记确定了与存储器接口相关的关键时序路径，并确定了各种CPU晶体频率所需的存储器速度。

DS80C320处理器系统的典型配置如图1所示。32K x 8 EPROM用于保存程序信息，8K x 8静态RAM用于数据存储。存储器地址的最低有效字节（LSB）与处理器引脚AD7至AD0上的数据进行时间复用。来自处理器的信号ALE在总线上放置新地址之前变为高电平，在删除新地址之前变为低电平。在图1中，ALE变低的作用用于将地址锁存到74HCT373 8位透明锁存器中。然后，74HCT373向存储器提供锁存地址输出，而AD7至AD0 CPU总线则传输数据。地址的 MSB 不是多路复用的，可在端口引脚 P2.7 到 P2.0 （A15-A9）上使用。

处理器

图1.典型的DS80C320系统配置

程序存储器

DS80C320与EPROM程序存储器接口时所使用的部分信号如图2所示。可以看出，显示了两种锁存技术（HCT 和 F）的时序关系。为此闩锁选择的技术对于内存选择至关重要。74HCT373从输入到输出（D至Q）的最坏情况传播延迟为44 ns，而74F373为8 ns。这会导致内存地址访问时序要求明显不同，具体取决于所使用的系列。检查DS80C320数据资料中的时序参数，可以发现指令必须在60 ns内读入处理器（参数为AVIV1=3吨中联-27)1，假设时钟为 33 MHz2.如果减去通过HCT锁存器的44 ns传播延迟，则得出所需的地址访问时间为26 ns。

处理器

图2.程序存储器接口定时。

虽然可以使用访问时间为26 ns或更短的EPROM器件，但它们可能很昂贵。解决此时序约束的一种简单且更具成本效益的方法是使用更快的锁存技术;例如74F373。使用与上述相同的分析，如果从 t 中减去 F373 锁存器的传播延迟 8 ns。AVIV1参数（64 ns）您得出的地址访问要求为 56 ns。这比26 ns更容易实现。

还有另一个时序约束建议在更快的应用中使用“F”型器件。在 74HCT373 锁存器上，锁存使能（ALE）变低后输入所需的最短保持时间可能高达 13 ns。锁存器的输入，即处理器外的地址，一直保持，直到由内存输出驱动。此输出由/PSEN使能。再次参考数据手册，可以看出，ALE下降后，/PSEN可能会在0.5 ns内发生（参数tLLPL).如果存储器输出在/PSEN启用后立即开始驱动总线，则可能只有0.5 ns的保持时间。这显然违反了闩锁的要求。虽然可以合理地假设在存储器输出驱动总线之前会有一些延迟，但这不是指定的（或经过测试的）参数。因此，将假设保守估计为5 ns。根据上面的数字和tLLPL参数的公式（0.25t中联-7），可以计算出 19.23 MHz 及以下的时钟频率将允许足够的保持时间以满足 74HCT373 锁存器的要求。请注意，74F373锁存器的保持时间为3 ns，在所有条件下都满足。

从上面的分析中，您可以选择19.32 MHz作为锁存技术切换点，但是，没有这样做是有原因的。回到地址访问方程（3t中联-24），可以计算出，如果将 74HCT373 锁存器用于高于 16.31 MHz 的频率，则需要 90 ns 或更快的存储设备。因此，作为锁存速度和EPROM速度之间的权衡，建议将74F373锁存器（比快速EPROM便宜）用于大于或等于16.31 MHz的晶体频率，而74HCT373则用于较低频率。

如图1所示，/PSEN使能EPROM的输出，因此在选择器件时还必须考虑该信号的时序。DS80C320数据资料规定，从/PSEN低电平到有效指令的时间不得超过70 ns（参数t普利夫).因此，这是存储器/OE引脚允许的最长访问时间。总之，所选EPROM的两个时序要求是地址访问时间必须小于92 ns，/OE访问时间必须小于70 ns。查看EPROM数据手册时，可以看出常见的访问时间组合（地址访问，/OE访问）为55，35;70,40;90,40;120,50;150,65;200,75;和 250，100 纳秒。55、35器件满足DS80C320上33 MHz时钟的两种时序要求，是推荐的选择。

表 1 显示了针对各种处理器时钟频率推荐的最慢 EPROM 内存速度。如果由于某种原因需要比推荐的设备更快地使用设备，这是可能的。对于本文档，假定可用的内存速度（分别来自地址和/OE的最大访问时间）为上述速度，但是，可以使用满足这两个要求的任何组合。在表 1 中，以粗体显示的内存速度是推荐的配置。

时钟（兆赫）	内存速度 74F373	内存速度 74HCT373
33.0	55 纳秒	—
25.0	90 纳秒	—
20.0	120 纳秒	70 纳秒
18.432	120 纳秒	90 纳秒
16.0	150 纳秒	120 纳秒
14.746	150 纳秒。	120 纳秒
14.318	150 纳秒	120 纳秒
12.0	200 纳秒	150 纳秒
11.059	200 纳秒	200 纳秒
7.37	250 纳秒	250 纳秒
1.8432 及以下	250 纳秒	250 纳秒

应该注意的是，通常可以通过保持/OE引脚保持活动状态并使用/CS引脚控制器件来降低EPROM的功耗。然而，在执行此操作时，必须更仔细地考虑来自/CS的访问时间。/CS访问时间通常与地址访问时间几乎相同（即比/OE访问慢得多）。如果功耗是系统的主要考虑因素，则可以选择速度更快的器件，并使用/CS来选择芯片。

数据存储器

选择数据存储器（RAM）器件与DS80C320接口比选择EPROM器件容易得多，因为处理器具有灵活性。DS80C320具有独特的功能，允许应用软件调整访问数据存储器的速度。该处理器能够在短短两个指令周期（八个振荡器时钟）内执行 MOVX 指令。但是，可以根据需要“拉伸”此值，以便无需粘附逻辑即可访问快速内存和慢速内存或外设。上电时，DS80C320默认为拉伸值1，产生三周期MOVX指令。此默认条件是为了方便可能没有快速 RAM 的现有设计。对于需要最大性能的用户，可以通过软件选择零的拉伸值，从而产生两个机器周期的MOVX指令。即使在高速系统中，也可能没有必要或不希望全速执行数据存储器访问。此外，还有各种存储器映射外设，如LCD显示器或UART，速度不够快，无法跟上DS80C320的全速。这种灵活性允许用户根据需要以一些性能换取较慢的数据RAM。

为了获得最佳性能，即将两个机器周期的数据存储器访问编程到处理器中，MOVX指令的获取需要一个机器周期，留下一个机器周期用于存储器读取或写入。为了分析数据存储器的时序要求，可以假设遵循了表1中的建议。这意味着 74F373 锁存器用于 16.31 MHz 以上的时钟频率。单周期数据存储器读取示意图如图3所示，单周期数据存储器写入示意图如图4所示。

处理器

图3.读取数据存储器。

处理器

图4.数据存储器写入。

请注意，术语 t监控系统用于数据手册和后续公式。这是一个术语，表示为每个拉伸周期添加的时间间隔。例如，如果拉伸为 0，则 t监控系统为零，方程保持不变。如果拉伸为 1，则 t监控系统等于 2t中联，并且方程增加了这个量。t 的值监控系统增加4t中联每增加一个拉伸周期。

通过分析，可以确定有四个SRAM时序参数是必要且足以满足DS80C320在大多数情况下的时序要求。在以下对这些要求的讨论中，使用了最坏情况下的时序条件，即33 MHz时钟和零拉伸周期。对于数据读取操作，DS80C320预计从地址更改到有效数据可用的时间为64 ns（tAVDV1=3吨中联-27）或更少。如果从此参数中减去 74F373 锁存器（8 ns）从 D 到 Q 的传播延迟，您将获得内存地址访问（t机管局）要求 56 ns。同样，DS80C320预计从/RD信号变为低电平到从存储器接收到有效数据的时间为35 ns（tRLDV=2吨中联-25）或更少。由于处理器的/RD信号与存储器的/OE引脚相连，因此存储器必须具有输出使能访问时间（tOE）小于 40 ns。DS80C320读取数据后，SRAM必须在25 ns内放弃总线（t热疗=t中联-5).这决定了SRAM参数呵呵��小于 25 ns。对于写入，处理器将提供 49 ns 的最小写入脉冲（t哇��=2吨中联-11），等于所需的最小写入脉冲宽度（t可湿性粉剂）的 SRAM。基于这四个计算参数和表2所示的假设SRAM速度，可以针对许多不同的时钟频率确定适当的速度器件。表 3 中给出了推荐的 RAM 速度的摘要。

t机管局（新秒）	tOE（新秒）	t呵呵��（新秒）	t可湿性粉剂（新秒）
60	35	25	45
70	35	30	45
80	35	30	60
100	50	35	60
120	60	45	70
150	55	40	90
170	80	35	120
200	100	35	150

表3说明了即使使用33 MHz时钟，如果使用单个拉伸周期（默认条件），也可能选择相对较慢的SRAM器件。如果性能不是系统的主要考虑因素，或者数据存储器访问只是整体处理要求中微不足道的一部分，那么使用拉伸周期可能会提供更具成本效益的解决方案。

时钟（兆赫）	门闩	内存速度（零拉伸）	内存速度（一个拉伸）
33.0	F373系列	55 纳秒	120 纳秒
25.0	F373系列	80 纳秒	200 纳秒
20.0	F373系列	120 纳秒	200 纳秒
18.432	F373系列	120 纳秒	200 纳秒
16.0	HCT373	170 纳秒	200 纳秒
14.746	HCT373	170 纳秒	200 纳秒
14.318	HCT373	200 纳秒	200 纳秒
12.0	HCT373	200 纳秒	200 纳秒
11.059	HCT373	200 纳秒	200 纳秒
7.37	HCT373	200 纳秒	200 纳秒
1.8432 及以下	HCT373	200 纳秒	200 纳秒

其他注意事项

在编写本应用笔记时，注意到一些EPROM器件具有极长的“关断”时间。如果为 33 MHz 系统选择的 EPROM 的“输出禁用至浮动”时间大于 25 ns（参数 tPXIZ=t中联-5），处理器的 AD7-AD0 总线上将发生总线争用。在大多数情况下，这只会导致更高的功耗。但是，在某些情况下，内存的地址设置时间可能会受到影响，因此需要更快的内存。解决此问题的最简单方法是使用具有所需关断时间的设备，但存在另一种可能的解决方案。74F244驱动器可以放置在EPROM的输出和处理器的数据总线之间，如图5所示。74F244 的输出在最大 8 ns 内关闭，从而几乎立即释放处理器的总线并消除争用。

处理器

图5.快速关闭 EPROM。

本应用笔记中使用的所有时序计算均基于DS80C320数据资料中的公式。数据手册中给出的时序规格假设指定信号的容性负载大致相等。如果使用图1的配置，则可以实现这一点。但是，如果任何信号连接到附加负载，则应评估包括附加器件在内的容性负载。如果存在显著差异，则应在关键路径分析中使用额外的裕量，并选择适当的内存速度。

对于较旧或非常规的SRAM器件，在写入激活之前确认其他重要的时序参数（如数据设置）可能是明智的。对于所调查的设备，满足上述四个参数将使设备有资格使用。

公式摘要

对于希望使用上表中未显示的晶体频率计算存储器速度要求的用户，以下公式提供了所需信息的简明摘要。这些时间适用于零拉伸周期。所选的存储设备必须具有地址访问时间（基于F373或HCT373的使用）、/OE访问时间、/WE时间和小于或等于计算值的总线释放时间。再次注意 t中联是时钟的周期。

处理器

审核编辑：郭婷

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