PCIe的基础知识整理
接口/总线/驱动
描述
2022年的PCI-SIG开发者大会上，PCI-SIG宣布了下一代的PCIe 7.0规范，计划在2025年向其成员发布。近日PCI-SIG宣布，发布PCIe 7.0规范的0.3版本，这表明PCI-SIG组织成员已经就即将推出的技术的关键特征和架构达成了一致。
PCIe 7.0规范的数据传输速率将再次倍增，达到128 GT/s，大幅度高于PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。一个PCIe 7.0 x16通道可以支持512 GB/s，使用了四级脉冲幅度调制（PAM4）信令和1b/1b flit模式编码和前向纠错（FEC），这些都延用了之前PCIe 6.0规范的功能。
PCIe 7.0规范需要更短的PCIe走线，这使得根设备和端点设备之间的距离进一步缩短。目前要实现PCIe 5.0的设计，需要更厚的PCB和更高质量的用料，也就是说使用材料的成本提高了，暂时还不清楚PCIe 7.0对于这方面的考虑。
从1992年的PCI1.0，到2025年的PCIe7.0，PCIe已经广泛应用于电子产品中。特别整理十张图回顾一下PCIe的基础知识。
图一：
Peripheral Component Interconnect Express(PCIe)
图二：
PCIe Topology
图三：
PCIe Basic
图四：
Gen3/4 insertion loss
图五：
Redriver & Retimer
图六：
Impedance match ：85+/-20% & 100+/-20%
Distance between adjacent traces：4H&3H
图七：
How to handling via
Each via loss budget 1dB/Gen4 & 0.5 dB/Gen3
图八：
About of Void Through as many as possible, other document recommend ＜15mils.
图九：
How to place AC cap
图十：
Cross talk mitigation
编辑：黄飞
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