基于fpga的信号发生器设计方案

9vTe_HXSLH10101 2023-07-26 2818

可编程逻辑

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描述

今天给大侠带来基于 FPGA Vivado 信号发生器设计，开发板实现使用的是Digilent basys 3。话不多说，上货。

本篇掌握基于 FPGA Vivado 信号发生器设计，掌握基于添加文件和IP的Vivado工程设计流程，掌握基于Tcl的Vivado工程设计流程，学习信号发生器的基本组成结构。

设计原理

信号发生器能够产生频率波形可调的信号输出，目前仅限于1Hz~4999Hz频率范围，波形可选择三角波，方波，锯齿波，以及正弦波。本系统在Basys3上构建了一个简易信号发生器，简化框图如下：

Vivado

原理：首先，通过按键设置波形的频率，并通过拨码开关设置波形的种类（一共有正弦波、三角波、方波、锯齿波四种）。频率值可以通过数码管显示。片上的输出时钟计算模块能够根据设置好的频率值，计算波形查找表的输出时钟，以及生成查找表的地址。查找表根据波形选择模块，决定输出何种波形数据，并在输出时钟的驱使下，输出波形数据。最后，片上的DA模块将波形数据发送给外部DA。本设计通过Basys3外接Pmod-DA1模块，进行DA输出。

操作步骤

基于添加文件和IP

1. 新建工程项目

1）双击桌面图标打开Vivado 2017.2，或者选择开始>所有程序>Xilinx Design Tools> Vivado 2017.2>Vivado 2017.2；

2）点击‘Create Project’，或者单击File>New Project创建工程文件；

3）将新的工程项目命名为‘lab5’，选择工程保存路径，勾选‘Create project subdirectory’，创建一个新的工程文件夹，点击Next继续；

4）选择新建一个RTL工程，勾选Do not specify sources at this time(不指定添加源文件)，先不添加源文件。点击 Next继续；

5）选择目标FPGA器件：xc7a35tcpg236-1或Basys3；

6）最后在新工程总结中，检查工程创建是否有误。没有问题，则点击Finish，完成新工程的创建。

2. 添加已经设计好的IP和HDL文件

工程建立完毕，我们将所需的IP文件夹(IP_Catalog)和实验需要使用的HDL文件复制到已经创建的工程文件夹根目录下：

源文件位于Basys3_workshopsourceslab5SrcHDL_source

复制完成后，如下图所示：

Vivado

1) 在Vivado界面左侧Flow Navigator中展开PROJECT MANAGER，选择‘Settings’；

Vivado

2) 弹出窗口中，在左侧Project Settings中展开IP一项，选择‘Repository’，点击右侧的添加IP；

Vivado

3) 选择复制到工程文件夹根目录下的IP文件夹；

Vivado

4) 点击OK完成添加；

5) 添加IP至工程。

5.1 在Flow Navigator中展开PROJECT MANAGER，选择IP Catalog；

Vivado

5.2 在右侧IP Catalog窗口的搜索框中搜索‘clocking’，双击‘Clocking Wizard’开始配置IP；

Vivado

5.3 配置IP。

5.3.1 将IP的名字由‘clk_wiz_0’修改为‘clock’；

5.3.2 选择‘Output Clocks’，设置2路输出时钟（100MHz和50MHz）；

5.3.3 在Enable Optional I/O for MMCM/PLL一项中取消勾选‘reset’和‘locked’选项；

Vivado

5.3.4 Vivado会创建新的文件夹保存配置完成的IP，点击OK继续；

Vivado

5.3.5 弹出Generate Output Products窗口，在Synthesis Options中选择‘Global’，点击‘Generate’继续。

Vivado

5.4 同样的，在IP Catalog窗口中添加Divider Generator，配置如下图如下图所示：

Vivado

5.5 同样的，依次在IP Catalog窗口中添加debounce和seg7decimal这两个IP，使用默认IP设置，无需另外配置，并且Generate Output Products，完成后Sources窗格中如下图所示：

Vivado

6) 添加HDL文件至工程

6.1 在Flow Navigator中展开PROJECT MANAGER，选择Add Sources；

Vivado

6.2 在导向窗口中选择‘Add or create design sources’，点击Next继续；

Vivado

6.3 在Add or Create Design Sources页面中选择‘Add Files’；

Vivado

6.4 找到lab5根目录，选中添加下图所示的2个HDL文件；

Vivado

6.5 勾选‘Copy sources into project’，点击Finish完成添加；

Vivado

6.6 完成后Sources窗格中如下图所示：

Vivado

7) 添加物理约束(XDC)文件

7.1 在Flow Navigator中展开PROJECT MANAGER，选择Add Sources；

7.2 在导向窗口中选择‘Add or create constraints’，点击Next继续；

Vivado

7.3 在Add or Create Design Sources页面中选择‘Add Files’；

7.4 找到约束文件路径Basys3_workshopsourceslab5SrcConstraint，选中并添加‘signal_gen.xdc’文件；

Vivado

7.5 勾选‘Copy sources into project’，点击Finish完成添加。

Vivado

3. 综合、实现、生成比特流文件

1) 在左侧Flow Navigator中依次点击‘Run Synthesis’、‘Run Implementation’和‘Generate Bitstream’执行综合、实现和生成比特流文件操作。或者，可以直接点击‘Generate Bitstream’，Vivado工具会提示没有已经实现的结果，点击‘Yes’，Vivado工具会依次执行综合、实现和生成比特流文件。

Vivado