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基于FPGA的VGA驱动设计(附源工程)

FPGA技术江湖 2025-01-14 219

FPGA技术江湖

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描述

 

设计背景

VGA (Video Graphics Array) 即视频图形阵列，是IBM于1987年随PS/2机(PersonalSystem 2)一起推出的使用模拟信号的一种视频传输标准。这个标准对于现今的个人电脑市场已经十分过时。但在当时具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域取得了广泛的应用，是众多制造商所共同支持的一个低标准。

 

设计原理

VGA的实体图与接口示意图，如下图所示，它有15个针孔：

FPGA

FPGA

在本次设计使用的开发板中，VGA的电路原理图如下图所示：

FPGA

通过原理图，我们不难发现，VGA需要我们控制的接口只有5个：

FPGA

显示器的扫描规律是什么？本设计采用逐行扫描，逐行扫描是扫描从屏幕左上角一点开始，从左向右逐点扫描，每扫描完一行，电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐，开始下一帧。通过这种扫描规律，很容易看出，在设计两个有效范围计数器时，场同步信号计数器是以行同步信号计数器为周期的。

VGA的显示标准如下表所示：

FPGA

对于普通的VGA显示器都要严格遵循“VGA工业标准”，否则可能会损害VGA显示器，因此我们在设计时VGA控制器时，都需要参考显示器的显示标准，下面是VGA的行扫描时序与场扫描时序：

行扫描时序：

FPGA

场扫描时序：

FPGA

根据上述显示器的扫描参数以及扫描时序，例如800*600@60的显示模式，60指得是显示器图像的刷新频率，时钟40MHz指得是一个像素输出的频率。800*600为VGA的分辨率，指有效显示区域为时序中的c段只有800*600，也就是行计数在[216,1016]，列计数在[27,627]，在这个范围内，给RGB色值才会有效。

在VGA 工业标准显示模式要求：行同步、场同步都为负极性，即同步脉冲要求是负脉冲。行同步信号上电拉高，在行同步计数为0时拉低a个时钟周期，即128，之后拉高，在行同步计数到1055时，行同步计数器清零，场同步计数器加1。在行扫描时序中，扫描计数时，周期就是一个像素点的时间。

场同步信号上电拉高，在场同步计数为0时拉低场同步a个时钟周期，即4，之后拉高，在场同步计数到627时，场同步计数器清零。

在VGA控制器中，还需要控制三个接口，即三种基色（R、G、B），它们共专用8位，分别是Red为3位，Green为3位，Blue为3位，所以可以显示256种颜色，RGB数据的格式如下表所示：

FPGA

设计框架

本设计选择的VGA显示标准为800*600@60，实现点亮整个屏幕，并显示为全红。通过分析设计的功能，可以得到如下的顶层架构：

FPGA

顶层模块端口列表如下：

FPGA

vga_pll模块是为了满足分辨率800*600@60的时钟为40MHz，而ZX_1开发板的系统时钟为50MHz，通过锁相环，将50MHz转化为40MHz。vga_control模块是为了设定行场同步信号，并标定出有效显示区域，并输出控制颜色的po_rgb信号。为了便于移植，根据800*600@60分辨率下的参数，对其进行参数化定义。

设计代码

顶层模块vga_display_pure代码：

 

module vga_display_pure (pi_clk, pi_rst_n, po_hs, po_vs, po_rgb);
  
  input pi_clk, pi_rst_n; //系统时钟复位
  output po_vs;  //VGA场同步信号
  output po_hs;  //VGA行同步信号
  output [7:0] po_rgb;  //VGA场红绿蓝三基色
  
  //----------------VGA时序-----------------------------------
  //    显示模式      时钟     
  //    800*600@60  40MHz  
  //行/场  同步(a)  消隐后沿(b)  有效显示(c)  消隐前沿(d)  扫描时间(e)
  //hs    128    88        800      40        1056
  //vs    4      23        600      1        628  
  
  wire vga_clk;
  
  vga_pll vga_pll_dut(
    .areset(~pi_rst_n),
    .inclk0(pi_clk),
    .c0(vga_clk)
  );
  
  vga_control vga_control_dut(
    .pi_clk(vga_clk), 
    .pi_rst_n(pi_rst_n), 
    .po_hs(po_hs),
    .po_vs(po_vs),
    .po_rgb(po_rgb)
  );
  
endmodule
 

 

 

VGA控制器vga_control 模块代码：

 

 

module vga_control (pi_clk, pi_rst_n, po_hs, po_vs, po_rgb);
  
  input pi_clk, pi_rst_n; //系统时钟复位
  output reg po_vs;  //VGA场同步信号
  output reg po_hs;  //VGA行同步信号
  output [7:0] po_rgb;  //VGA场红绿蓝三基色
  
  //----------------VGA时序-----------------------------------
  //    显示模式      时钟     
  //    800*600@60  40MHz  
  //行/场  同步(a)  消隐后沿(b)  有效显示(c)  消隐前沿(d)  扫描时间(e)
  //hs    128    88        800      40        1056
  //vs    4      23        600      1        628  
  
  //  行(Horizontal)扫描  Parameter （像素）
  parameter  H_A  =  128;
  parameter  H_B  =  80;
  parameter  H_C  =  800;
  parameter  H_D  =  40;
  parameter  H_E   =  1056;
  
  
  //  场(Vertical)扫描  Parameter （行数）
  parameter  V_A  =  4;
  parameter  V_B  =  23;
  parameter  V_C  =  600;
  parameter  V_D  =  1;
  parameter  V_E  =  628;
  
  //行扫描计数器， 
  reg [10:0] hcnt;
  
  always @ (posedge pi_clk or negedge pi_rst_n)
  begin
    if (!pi_rst_n)
      hcnt <= 11'd0;
    else
      begin
        if (hcnt == (H_E - 1'b1)) //扫描完一行像素
          hcnt <= 11'd0;
        else
          hcnt <= hcnt + 1'b1;
      end 
  end 
  
  //场扫描计数器
  reg [10:0] vcnt;  
  
  always @ (posedge pi_clk or negedge pi_rst_n)
  begin
    if (!pi_rst_n)
      vcnt <= 11'd0;
    else if (vcnt == (V_E - 1'b1)) 
      vcnt <= 11'd0;
    else if (hcnt == (H_E - 1'b1))
      vcnt <= vcnt + 1;
  end   


  //行同步输出
  always @ (posedge pi_clk or negedge pi_rst_n)
  begin
    if (!pi_rst_n)
      po_hs <= 1'b1;
    else if (hcnt < H_A)
      po_hs <= 1'b0;
    else
      po_hs <= 1'b1;
  end 
  
  //assign po_hs = (hcnt <= H_A - 1'b1) ? 1'b0 : 1'b1;
  
  //场同步输出
  always @ (posedge pi_clk or negedge pi_rst_n)
  begin
    if (!pi_rst_n)
      po_vs <= 1'b1;
    else if (vcnt < V_A)
      po_vs <= 1'b0;
    else
      po_vs <= 1'b1;
  end 
  
  //assign po_vs = (vcnt <= V_A - 1'b1) ? 1'b0 : 1'b1;
  
  wire rgb_en;
  
  assign rgb_en = (hcnt >= H_A + H_B  && hcnt < H_A + H_B + H_C) && 
            (vcnt >= V_A + V_B  && vcnt < V_A + V_B + V_C) ? 1'b1 : 1'b0;
  
  assign po_rgb = rgb_en ? 8'b111_000_00 : 8'b0000_0000;
  
endmodule

 

 

通过编译后生成的RTL视图如下：

FPGA

仿真测试

为了验证本设计的逻辑正确性，我们先对其进行了仿真，在仿真时，为了减少仿真的时间，先将行、场扫描的对应参数，进行了缩放，这样不仅节约了仿真时间，同时由于扫描数据量变少，更加便于分析观察。其仿真代码所示：

 

 

`timescale 1ns/1ps  //仿真时间精度时间单位


module vga_display_pure_tb;
  
  reg pi_clk, pi_rst_n; //系统时钟复位
  wire  po_vs;  //VGA场同步信号
  wire  po_hs;  //VGA行同步信号
  wire  [7:0] po_rgb;  //VGA场红绿蓝三基色
  
  //初始化数据，并附相应初值
  initial begin
    pi_clk = 0;
    pi_rst_n = 0;  
    #200.1 pi_rst_n = 1;  
  end 


  vga_display_pure vga_display_pure_inst (
    .pi_clk(pi_clk), 
    .pi_rst_n(pi_rst_n), 
    .po_hs(po_hs), 
    .po_vs(po_vs),
    .po_rgb(po_rgb)
  );
  
  always #10 pi_clk = ~pi_clk;  //50MHz时钟描述


endmodule

 

 

仿真图:

FPGA

rgb_en信号，只有当po_vs和po_hs同时为高电平时，才有效，并且有po_rgb Red基色信号输出，时序仿真细节图如下所示：

FPGA

通过观察和分析时序图，可以发现与设计吻合，接下来则可进行管脚分配，并下板验证，验证结果如下：

FPGA

 

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