新思科技全新40G UCIe IP解决方案助力Multi-Die设计

新思科技 2025-02-18 148

描述

新思科技40G UCIe IP 完整解决方案

随着物理极限开始制约摩尔定律的发展，加之人工智能不断突破技术边界，计算需求和处理能力要求呈现爆发式增长。为了赋能生成式人工智能应用，现代数据中心不得不采用Multi-Die设计，而这又带来了许多技术要求，包括高带宽和低功耗Die-to-Die连接。

为了确保Multi-Die设计成功，通用芯粒互连技术（UCIe）规范应运而生。它通过提升互操作性、降低延迟、实现异构裸片间相互通信等方式，简化了Multi-Die设计中的Die-to-Die连接。

新思科技继续站在UCIe发展前沿。新思科技携手英特尔率先完成了UCIe互操作性测试芯片演示，推出了包含控制器、PHY和验证IP的40G UCIe解决方案，一直以来都专注于为技术创新先驱提供全面涵盖早期架构探索到生产制造的可扩展型Multi-Die解决方案。

现在，新思科技基于其成熟且广受欢迎的UCIe IP解决方案，推出了40G UCIe IP，以满足开发者对更高带宽和更低功耗的需求。

全新40G UCIe IP解决方案

与UCIe规范相比，新思科技的全新40G UCIe IP解决方案将带宽提升了25%，允许12.9Tbps/mm的数据在异构和同构裸片之间传输的同时，而不会增加功耗和芯片面积。

除了符合新UCIe 2.0规范，且带宽效率高于标准外，新款40G UCIe IP解决方案：

让企业能够享受到两全其美的优势。在大型AI训练器件等用例中，芯片被拆分成多个较小的裸片，而为了实现裸片间的无缝数据移动，高带宽必不可少。在边缘AI或移动设备中，执行不同功能的裸片可能会集成到一个更复杂的系统中，而由于需要在裸片之间传输的数据有限，互操作性变得更加重要。

满足AI训练SoC、高性能服务器芯片、ADAS SoC、使用UCIe的定制HBM堆叠等苛刻应用的需求，同时支持将低成本衬底封装技术用于高性能Multi-Die封装。

全新40G UCIe IP建立在当前成熟的架构之上，该架构已在多家先进代工厂的多种工艺上成功实现了互操作性并通过了芯片验证。开发者将从多方面获益：更快的互操作性，在更小的面积上获得更高的带宽，在提升速度的同时保持灵活性，支持各种封装类型的设计，以及增强的可见性、可靠性和系统测试。

该IP解决方案包括PHY、控制器和验证IP，具备完整的协议栈。物理层的顶部有一个控制器，两个裸片之间可以通过支持的AXI、CHI C2C、CXS、PCIe、CXL和串流等协议之一实现无缝连接，从而实现结构之间的Die-to-Die连接。

差异化优势

新思科技的全新40G UCIe IP解决方案兼具诸多出色特性，易于集成并能简化开发者使用流程，具体包括：

单一参考时钟，为所有UCIe PHY提供100 MHz参考时钟，无需额外的高频系统PLL。内部PLL生成初始化和正常运行期间所需的所有高速外设时钟（pclk）和较低频率的本地时钟（lclk）。lclk与控制器共享，以进一步简化系统集成。

嵌入式任务模式信号完整性监控器（SIM），已集成到IP中，可用于从设计到现场的诊断和分析，确保Multi-Die封装的可靠性和质量。PHY中嵌入的全面测试特性支持在晶圆级（针对已知良好裸片）和封装组装后（包括Die-to-Die互连）对PHY进行高覆盖率测试。

供应商自定义消息，支持使用现有UCIe边带通道在裸片之间发送低速、低优先级信息，而不必占用主数据路径。一个裸片可以使用UCIe边带向另一个裸片发送遥测和中断等命令，此类流量不会中断高带宽路径。

基于硬件的启动，可以加快初始化速度，而无需在远程芯粒上加载大量固件。如果UCIe链路启动要求将大量固件载入芯粒中，则需要单独的路径来加载固件。从设计、硬件和时间的角度来看，这可能会造成浪费，应尽量避免。

预先验证的设计参考流程，这是通过将UCIe IP与所有必需的设计资料和文档（如自动布线流程、中介层研究和信号完整性分析）集成而实现的。

支持标准和高级封装技术，赋予开发者更大的灵活性，降低集成难度，帮助开发者进一步降低成本。过去，支持高密度路由和带宽的高级封装技术需要较高成本。随着封装技术的发展，成本逐渐降低，SoC开发者现在能够以更低的成本采用复杂而先进的封装技术。新思科技通过在相同面积内实现更高的带宽，并提供经济高效的解决方案来支持这两种封装技术，巧妙地解决了成本与性能之间的矛盾。

汽车UCIe IP，能够满足ADAS芯片的需求，利用Multi-Die架构实现更高级的功能。SoC开发者可以利用集成的SIM传感器以及测试和修复功能来构建更可靠的SoC，满足严苛的汽车要求。

AXI、CHI C2C、CXS、PCIe、CXL和串流，用于满足各种用例和应用的需求，两个裸片中计算结构之间的连接更简单且延迟更低，互操作性更强，并且可以利用现有支持CXL和PCIe协议的软件生态系统。

新思科技在业界率先推出高质量的UCIe IP，助力Multi-Die设计取得成功，并针对多家代工厂的高级和标准封装技术提供经过验证的解决方案。作为UCIe联盟的活跃成员，新思科技严格遵守UCIe规范，确保生态系统中的产品能够成功相互操作。升级到40Gbps将进一步帮助客应对应数据密集型应用的需求，并实现高效的高带宽Die-to-Die连接。

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