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可编程逻辑器件(PLD)在规模、速度、嵌入式处理器内核及其它IP供应等方面的进步，都仍不足以实现系统级可编程芯片的设计。这需要一种架构清晰的系统级方法来处理系统级设计复杂性，以获得与PLD技术相媲美的在上市周期方面的优势。
在过去，PLD客户喜欢MAX+PLUS II的集成特性。MAX+PLUS II是一个完全集成的设计体系，包括设计输入、综合、仿真、布局布线以及时序分析。现在，这些客户又开始要求使用最好的综合工具、仿真工具和时序分析工具。PLD布局布线工具必须以某种方式满足这一变化的要求，它使整个设计方法在定位上看起来更像一种ASIC设计方法。如果这一新的PLD方法能正确地构建起来，它将比ASIC技术更快地促进IP的应用，并支持只有可编程技术才能提供的灵活性及可定制性。
目前IP在高密度器件中的使用已很普遍。尽管客户采用总线接口功能IP(如66MHz PCI)和DSP功能IP(如FIR滤波器)已经好几年了，但现在出现了三种根本的变化。第一，专用编译器可为IP提供大量的功能和灵活性。例如，一个新的FIR滤波编译器能使滤波器的设计具有任何数量的抽头，而且加入了能支持4位到32位系数精度的内建系数生成器。FIR编译器也能支持选择抽取和插入、串行和并行算法。其结果就形成了一个可满足用户对性能和面积要求的最优化滤波器，它同时也易于进行修改和重估算，以适应系统要求的变化。
改进设计方法的第二个重要变化是现在提供给业界标准工具的接口。以FIR编译器为例，它现在能产生MATLAB、Simulink、VHDL和Verilog HDL仿真原型，使之与强大工具的链接更加紧密。支持DSP应用(如Reed-Solomon纠错)的类似应用编译器也已出现。
第三个与IP有关的重要变化是出现了针对可编程逻辑器件的最优化嵌入式处理器IP，这种高性能处理器IP可使SoPC设计性能的真正潜力得到实现。在理想情况下，设计者可简单地用C语言代码来具体表达系统规范，而且设计工具也会自动地在嵌入式处理器中分离某些算法，并对其余算法进行逻辑综合。但实际上，这些工具目前还达不到如此先进的水平。在PLD内集成嵌入式处理器将给设计者带来更多新的复杂性问题。新的设计方法必须解决诸如建模、集成处理器和PLD设计输入以及智能化开发总线接口单元等问题，以便优化系统性能。
为了最优地解决系统级问题，这些工具必须提供处理器内核如何与存储器、外围器件、I/O模块进行交互的精确完整的模型。采用硬件内核处理器进行设计通常需要处理器的总线功能模型，以描述设计中特定系统总线操作、时序以及与其它模块的接口情况。软件内核处理器需要用正确的行为模型来验证在实际PLD设计中是否满足处理器子系统的时序要求。与整个SoPC设计的VHDL或Verilog仿真、行为仿真的连接以及对VHDL及Verilog测试平台的支持也是必需的。
确保嵌入式处理器在PLD中成功应用的关键是开发一种可选择特定处理器、选择所有适当外围功能和外部存储控制器并定义内存映射的直接方法。Altera SoPC Builder采用常见的MegaWizard平台为设计者提供适当的选项。图1显示了Nios软件内核处理器的外围器件选项。
一旦选定外围器件和内存映射，诸如生成处理器的C语言代码、选择RTOS和外设驱动器等问题就变得很关键。在对PLD进行编程时，它必须与一个设备文件一起进行编程，该设备文件含有嵌入式处理器初始化代码和传统的PLD初始化文件。
目前，不仅仅是这一设计方法中的IP部分正在改变，在其它许多方面，这一设计方法也正越来越接近现有的ASIC设计方法。客户正在寻求以往只与ASIC设计相关的工具。去年，功能和时序仿真对大多数PLD客户来说还能够满足要求。而如今，客户正在寻求运用行为仿真工具来优化设计过程。为了满足这一要求，Altera还在其所有工具中集成了Model Technology公司的行为仿真工具。这些工具还可提供测试平台功能，以加速仿真过程。设计者正试图在提高仿真速度与不牺牲准确性这两种需求之间找到平衡，并根据精度的大小可伸缩性地有效压缩逻辑的数量。类似Modelsim的仿真工具能使设计者能对这一平衡进行智能控制。
基于仿真矢量文件的功率估计工具也已上市。这些工具使用了代表实际器件运行的仿真矢量文件，与基于设计规模、时钟速度和节点转换速率的前一代功耗估计工具相比，它可更加精确地对PLD功率消耗进行建模。客户也正在寻求以基于典型延迟的时序仿真来补充基于最少时序的时序仿真，以验证该设计可在所有工作电压范围内都能正常工作。
通常，设计方法发生变化的原因不是因为新工具提升了系统性能，就是因为它们提高了生产率，从而缩短了设计周期。基于C的设计和行为综合工具可以缩短设计周期，今天这些工具面临的挑战就是一个更高级的抽象方法是否能产生与现有的HDL方法可媲美的性能。由于ASIC技术经常能提供很高的性能(这是以灵活性和上市时间为代价的)，PLD客户一般需要PLD所能提供的所有性能。这些生产力提升工具只有以某种可提供最优性能的方式解决了这一抽象/性能的折衷问题之后，它们才是现实可行的。也只有当这些工具变得可行时，PLD领域的形式验证才有可能进行。
虽然目前PLD工具能提高性能，但是显然仍需要不断努力。智能逻辑布局和时序驱动布线技术的新发展很快地促进了性能的提高，在过去几个月里将fMAX的性能提升了40％到50％。而与传统综合工具进行更加紧密的集成，并加入更精确的时序估计和闭环综合，这些举措都将更进一步地提高性能。
采用PLD的最大好处之一就是它能够提供一个灵活的硬件平台，设计师通过这个平台就能够在设计过程早期进行软件开发、建模、系统级仿真和协同验证。在设计早期阶段就获得一种硬件解决方案只有当它确实能实现一个高效系统级调试进程时才成为一种优势。第一代调试产品，如采用嵌入式逻辑分析仪的SignalTap技术，在器件以全速运行时，可以观察到所有内部设计节点。未来的发展将为原始HDL源代码带来同样的可见性。
随着器件复杂度的不断提高，设计方法必须通过缩短设计周期且不牺牲性能来促进生产力的进步。如果成功的话，这一技术将会促进基于PLD的产品抢占传统嵌入式处理器市场，并进一步加剧门阵列市场的下滑。
在过去，PLD客户喜欢MAX+PLUS II的集成特性。MAX+PLUS II是一个完全集成的设计体系，包括设计输入、综合、仿真、布局布线以及时序分析。现在，这些客户又开始要求使用最好的综合工具、仿真工具和时序分析工具。PLD布局布线工具必须以某种方式满足这一变化的要求，它使整个设计方法在定位上看起来更像一种ASIC设计方法。如果这一新的PLD方法能正确地构建起来，它将比ASIC技术更快地促进IP的应用，并支持只有可编程技术才能提供的灵活性及可定制性。
目前IP在高密度器件中的使用已很普遍。尽管客户采用总线接口功能IP(如66MHz PCI)和DSP功能IP(如FIR滤波器)已经好几年了，但现在出现了三种根本的变化。第一，专用编译器可为IP提供大量的功能和灵活性。例如，一个新的FIR滤波编译器能使滤波器的设计具有任何数量的抽头，而且加入了能支持4位到32位系数精度的内建系数生成器。FIR编译器也能支持选择抽取和插入、串行和并行算法。其结果就形成了一个可满足用户对性能和面积要求的最优化滤波器，它同时也易于进行修改和重估算，以适应系统要求的变化。
改进设计方法的第二个重要变化是现在提供给业界标准工具的接口。以FIR编译器为例，它现在能产生MATLAB、Simulink、VHDL和Verilog HDL仿真原型，使之与强大工具的链接更加紧密。支持DSP应用(如Reed-Solomon纠错)的类似应用编译器也已出现。
第三个与IP有关的重要变化是出现了针对可编程逻辑器件的最优化嵌入式处理器IP，这种高性能处理器IP可使SoPC设计性能的真正潜力得到实现。在理想情况下，设计者可简单地用C语言代码来具体表达系统规范，而且设计工具也会自动地在嵌入式处理器中分离某些算法，并对其余算法进行逻辑综合。但实际上，这些工具目前还达不到如此先进的水平。在PLD内集成嵌入式处理器将给设计者带来更多新的复杂性问题。新的设计方法必须解决诸如建模、集成处理器和PLD设计输入以及智能化开发总线接口单元等问题，以便优化系统性能。
为了最优地解决系统级问题，这些工具必须提供处理器内核如何与存储器、外围器件、I/O模块进行交互的精确完整的模型。采用硬件内核处理器进行设计通常需要处理器的总线功能模型，以描述设计中特定系统总线操作、时序以及与其它模块的接口情况。软件内核处理器需要用正确的行为模型来验证在实际PLD设计中是否满足处理器子系统的时序要求。与整个SoPC设计的VHDL或Verilog仿真、行为仿真的连接以及对VHDL及Verilog测试平台的支持也是必需的。
确保嵌入式处理器在PLD中成功应用的关键是开发一种可选择特定处理器、选择所有适当外围功能和外部存储控制器并定义内存映射的直接方法。Altera SoPC Builder采用常见的MegaWizard平台为设计者提供适当的选项。图1显示了Nios软件内核处理器的外围器件选项。
一旦选定外围器件和内存映射，诸如生成处理器的C语言代码、选择RTOS和外设驱动器等问题就变得很关键。在对PLD进行编程时，它必须与一个设备文件一起进行编程，该设备文件含有嵌入式处理器初始化代码和传统的PLD初始化文件。
目前，不仅仅是这一设计方法中的IP部分正在改变，在其它许多方面，这一设计方法也正越来越接近现有的ASIC设计方法。客户正在寻求以往只与ASIC设计相关的工具。去年，功能和时序仿真对大多数PLD客户来说还能够满足要求。而如今，客户正在寻求运用行为仿真工具来优化设计过程。为了满足这一要求，Altera还在其所有工具中集成了Model Technology公司的行为仿真工具。这些工具还可提供测试平台功能，以加速仿真过程。设计者正试图在提高仿真速度与不牺牲准确性这两种需求之间找到平衡，并根据精度的大小可伸缩性地有效压缩逻辑的数量。类似Modelsim的仿真工具能使设计者能对这一平衡进行智能控制。
基于仿真矢量文件的功率估计工具也已上市。这些工具使用了代表实际器件运行的仿真矢量文件，与基于设计规模、时钟速度和节点转换速率的前一代功耗估计工具相比，它可更加精确地对PLD功率消耗进行建模。客户也正在寻求以基于典型延迟的时序仿真来补充基于最少时序的时序仿真，以验证该设计可在所有工作电压范围内都能正常工作。
通常，设计方法发生变化的原因不是因为新工具提升了系统性能，就是因为它们提高了生产率，从而缩短了设计周期。基于C的设计和行为综合工具可以缩短设计周期，今天这些工具面临的挑战就是一个更高级的抽象方法是否能产生与现有的HDL方法可媲美的性能。由于ASIC技术经常能提供很高的性能(这是以灵活性和上市时间为代价的)，PLD客户一般需要PLD所能提供的所有性能。这些生产力提升工具只有以某种可提供最优性能的方式解决了这一抽象/性能的折衷问题之后，它们才是现实可行的。也只有当这些工具变得可行时，PLD领域的形式验证才有可能进行。
虽然目前PLD工具能提高性能，但是显然仍需要不断努力。智能逻辑布局和时序驱动布线技术的新发展很快地促进了性能的提高，在过去几个月里将fMAX的性能提升了40％到50％。而与传统综合工具进行更加紧密的集成，并加入更精确的时序估计和闭环综合，这些举措都将更进一步地提高性能。
采用PLD的最大好处之一就是它能够提供一个灵活的硬件平台，设计师通过这个平台就能够在设计过程早期进行软件开发、建模、系统级仿真和协同验证。在设计早期阶段就获得一种硬件解决方案只有当它确实能实现一个高效系统级调试进程时才成为一种优势。第一代调试产品，如采用嵌入式逻辑分析仪的SignalTap技术，在器件以全速运行时，可以观察到所有内部设计节点。未来的发展将为原始HDL源代码带来同样的可见性。
随着器件复杂度的不断提高，设计方法必须通过缩短设计周期且不牺牲性能来促进生产力的进步。如果成功的话，这一技术将会促进基于PLD的产品抢占传统嵌入式处理器市场，并进一步加剧门阵列市场的下滑。
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