符合 JESD204B 标准的超低噪声和低功耗时钟抖动消除器
| Function | Dual-loop PLL |
| Number of outputs | 16 |
| RMS jitter (fs) | 65 |
| Output frequency (Min) (MHz) | 0.03 |
| Output frequency (Max) (MHz) | 2000 |
| Input type | LVCMOS, LVDS, LVPECL |
| Output type | LVDS, LVPECL |
| Supply voltage (Min) (V) | 1.7 |
| Supply voltage (Max) (V) | 3.465 |
| Features | JESD204B |
| Operating temperature range (C) | -40 to 85 |
- 双环路 PLL 架构
- 超低噪声（10kHz 至 20MHz）：
- 1966.08MHz 频率下 48fs RMS 抖动
- 983.04MHz 频率下 50fs RMS 抖动
- 122.88MHz 频率下 61fs RMS 抖动
- 122.88MHz 时具有 –165dBc/Hz 本底噪声
- JESD204B 支持
- 一次性、脉冲和连续 SYSREF
- 16 个差动输出时钟（处于 8 个频率组中）
- 介于 700mVpp 和 1600mVpp 之间的可编程输出摆幅
- 每个输出对可配置为 SYSREF 时钟输出
- 16 位通道分频器
- 最小 SYSREF 频率为 25kHz
- 最大输出频率为 2GHz
- 精密数字延迟，动态可调
- 数字延迟 (DDLY) ? × 时钟分配路径频率（最大 2GHz）
- 60ps 步长模拟延迟
- 50% 占空比输出分配，1 至 65535
（偶数和奇数）
- 4 个基准输入
- 输入丢失时采用保持模式
- 自动和手动切换模式
- 信号损失 (LOS) 检测
- 在 16 个有源输出下的典型功耗为 1.05W
- 通常由 1.8V（输出、输入）和 3.3V 电源（数字、PLL1、PLL2_OSC、PLL2 内核）供电
- 完全集成的可编程环路滤波器
- PLL2
- PLL2 相位检测器频率高达 250MHz
- OSCin 倍频器
- 集成式低噪声 VCO
- 内部功率调节：优于 –80dBc PSRR（在 VDDO 上）（对于 122.88MHz 差动输出）
- 3 线制或 4 线制 SPI 接口（4 线制为默认设置）
- –40oC 至 +85oC 工业环境温度
- 支持 105oC PCB 温度（在散热焊盘上测量）
- LMK04616：10mm × 10mm NFBGA-144 封装，间距为 0.8mm
LMK0461x 器件系列具有业界性能最高且功耗最低的抖动清除器，支持 JESD204B 接口。可以配置 16 个时钟输出以驱动 8 个 JESD204B 转换器或其他逻辑器件（使用器件和 SYSREF 时钟）。可以配置第 17 个输出，以提供来自 PLL2 的信号或来自外部 VCXO 的副本。
完全 集成的 PLL1 和 PLL2 环路滤波器、大量的集成 LDO、数字和模拟延迟、提供 3.3V、2.5V 和 1.8V 输出的灵活性以及同时生成多个 SYSREF 域的灵活性等特性使得该器件易于使用。
可以为传统计时 系统 配置 17 个输出中的每一个，不限于 JESD204B 应用。
