业界领先的全新 1.8V 版 VersaClock® 3S 可编程时钟发生器，为消耗品和计算系统创造具有竞争力的性能、能耗和灵活性。
2017-09-28 10:15:46
8178 1kHz信号发生器电路图
2020-03-02 09:42:03
如图，这是74AHC32的逻辑电路图。请问为何输出端加了两个非门，是要做到延迟吗？
2019-01-14 11:40:08
概述：AD9577是一款既提供一个多路输出时钟发生器功能，又带有两个片上锁相环内核PLL1和PLL2，专门针对网络时钟应用而优化。PLL设计基于ADI公司成熟的高性能、低抖动频率合成器产品系列，确保实现最高的网
2021-04-06 06:49:57
(ADC/DAC))和本振(LO)要求采用低抖动参考时钟以提高性能。其他基带组件也要求各种频率的时钟源。表1.时钟发生器——典型性能表2.时钟分配产品——典型性能图1.面向采用MIMO架构的典型LTE
2018-10-18 11:29:03
系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而，如果不慎重考虑时钟发生器的相位噪声和抖动性能，数据转换器动态范围和线性度性能可能受到严重的影响。
2019-07-30 07:57:42
了解半加器、全加器的逻辑功能及三变量表决电路的逻辑功能。实验仪器设备1． 数字集成电路实验板 1块2． 直流稳压电源 1A，5V 1台3． 函数信号发生器 1台4． 示波器 1台5． 附加集成器件双
2008-09-25 17:28:34
`AD9571ACPZPEC时钟发生器产品介绍AD9571ACPZPEC询价热线AD9571ACPZPEC现货AD9571ACPZPEC代理王先生***深圳市首质诚科技有限公司, AD9571具有
2019-07-09 10:19:09
AKD8140A Ver.2，AK8140A可编程多时钟发生器评估板。评估抖动性能和功能很容易
2020-07-27 15:01:46
本应用指南讨论了CY2254 PLL时钟发生器的内部结构，并提出一些使用建议。
2014-09-23 10:00:14
逻辑取反，从而使我们得到布尔值的表达式：AB= Q。然后，我们可以将2输入数字逻辑与非门的操作定义为：“如果A和B都为真，则Q不为真”晶体管与非门可以使用如下所示连接在一起的RTL电阻-晶体管开关构建
2021-01-22 08:00:00
触发器，与非门的输入为什么是R非S非，而或非门是RS。我百度到的说法是，与非门是低电平触发，或非门是高电平触发，也就是要使Q=1，与非门里S非=0，或非门S=1。那不都是S=1么，那与非门为什么要非
2020-01-28 20:39:32
为什么我的pwm波信号一接到与非门上，幅值就会降一半（附电路图）
2018-02-02 21:20:33
概述：MAX3625B是MAXIM公司生产的一款提供三路输出的低抖动，高精度时钟发生器。该MAX3625B是为网络应用而优化的低抖动，高精度时钟发生器。该器件集成一个晶体振荡器和锁相环（PLL）时钟
2021-05-18 07:39:05
供应 现货 CG635 斯坦福 时钟发生器 欧阳R:*** QQ:1226365851温馨提示：如果您找不到联系方式，请在浏览器上搜索一下，旺贸通仪器仪回收工厂或个人、库存闲置、二手仪器及附件。长期
2020-08-18 09:08:58
利用74LS00二输入与非门实现“与电路”、“或电路”、“或非电路”、“异或电路”、“同或电路”，要写出以上各电路的逻辑表达式和真值表，画出用二输入与非门实现的逻辑图并在实验箱上加以验证
2020-11-04 17:04:17
请问各位电子大佬，这里IC2与非门的作用是什么？（坐标电路2）为什么要接到555的Trigger引脚？
2020-06-22 11:49:42
可编程音频时钟发生器MAX9485资料下载内容主要介绍了：MAX9485引脚功能MAX9485功能和特性MAX9485应用范围MAX9485内部方框图MAX9485极限参数MAX9485典型应用电路
2021-04-02 06:21:48
我要做毕业设计 叫 基于lmk03806的高性能可编程时钟发生器的设计与fpga实现，需要有protel 99se画 lmk03806的原理图和fpga的配置电路，用vhdl编程仿真，用fpga来配置lmk03806，求高手求助{:1:}
2013-05-03 23:06:27
在我们的设计中，其中一个模块从外部可配置时钟发生器芯片接收其时钟信号。现在在我们的ML507上使用这个时钟发生器芯片IDT5V9885就在那里任何跳线设置？我们问这个是因为在我们的申请中软件我们
2019-09-02 08:12:30
扩频时钟发生器MAX31C80资料下载内容包括：MAX31C80引脚功能MAX31C80功能和特性MAX31C80应用范围MAX31C80内部方框图MAX31C80电压范围MAX31C80典型应用电路
2021-04-02 06:29:55
正弦波发生器电路图
2009-11-25 10:17:36
SI52147-EVB，用于PoE无线接入点的时钟发生器评估板。 Si52147是一款符合PCIe Gen1，Gen2和Gen3标准的9端口PCIe时钟发生器
2020-08-27 14:27:11
555多种信号发生器电路图
2019-10-23 00:50:57
信号发生器电路图
2019-10-09 09:11:01
数字正弦波发生器电路图
2019-09-12 09:10:22
描述TIDA-00597 可为时钟发生器提供噪声非常低的输出电源。主要特色低噪声，适用于时钟发生器输出电流高达 800mA低相位噪声输出功率启用和禁用
2018-08-22 07:43:40
AC1571时钟发生器一款基于PLL的、适用于5G基站应用的时钟发生器。采用数字锁相环技术，以实现最佳的高频低相噪性能，具有低功耗和高PSRR能力。采用ADPLL技术，管脚兼容843N571，可以
2022-08-11 16:26:33
AC1571 是用于 5G 基站应用的基于 PLL的时钟发生器，该芯片采用全数字锁相环技术，以实现最佳的高频低相噪性能，并具有低功耗和高PSRR能力。典型应用场景：· 无线基站·
2023-12-12 14:25:17
时钟发生器芯片厂家 时钟芯片是一种基于PLL的时钟发生器，采用ADPLL（全数字锁相环）技术，以实现的高频低相噪性能，并具备低功耗和高PSNR能力，可实现小于0.3ps RMS的相位抖动性能
2023-12-29 09:29:50
时钟发生器芯片厂家 时钟芯片是一种基于PLL的时钟发生器，采用ADPLL（全数字锁相环）技术，以实现的高频低相噪性能，并具备低功耗和高PSNR能力，可实现小于0.3ps RMS的相位抖动性能
2024-02-04 11:41:14
与非门控制的交流开关电路图
2007-12-16 01:26:061147 
正弦波发生器电路图,电路由IC，TL082组成。
图二：正弦波信号发生器电路图
2008-01-02 19:16:063396 
逻辑与非门
2008-06-12 23:24:211675 
MAX9489/MAX9471多输出时钟发生器构建集成时钟源
摘要：与典型的“本地”时钟方案相比，集成的多输出时钟发生器有许多优势。本文探讨了集中时钟发生器(如
2008-10-04 20:43:25922 
Si5338 业界首个任意频率、任意输出的时钟发生器
高性能模拟与混合信号领导厂商Silicon Laboratories日前发表全新的时钟发生器和缓冲器系列，可为业
2008-11-10 09:39:441763
精密时钟发生器电路图
2009-03-25 09:35:221054 
与非门逻辑符号
2009-04-06 01:12:182477 与非门电路图
2009-04-06 23:12:469596 
与非门逻辑符号图
2009-04-06 23:13:2142760 
与非门电路原理
(1)电路结构及工作原理 TTL与非门是TTL逻辑门的基本形式，典型的TTL与非门电路结构如图8-16所示。该电路由
2009-04-06 23:14:1516662 
与非门电路介绍图15-26甲是我们实验用的与非门，它也有两个输入瑞Ａ、Ｂ，图乙是它在电路中的接法。
2009-04-06 23:17:4816256 
振荡器时钟发生器电路图
2009-04-13 08:54:22720 
摘要：与典型的“本地”时钟方案相比，集成的多输出时钟发生器有许多优势。本文探讨了集中时钟发生器(如MAX9489和MAX9471)的优点，如：降低系统成本、良好的信号完整性、抑制干
2009-04-22 10:11:53407 
摘要：与典型的“本地”时钟方案相比，集成的多输出时钟发生器有许多优势。本文探讨了集中时钟发生器(如MAX9489和MAX9471)的优点，如：降低系统成本、良好的信号完整性、抑制干
2009-05-03 11:07:05653 
利用与非门组成的一些门电路图
2009-05-08 14:35:1017458 
继电器与非门电路图
2009-05-08 15:35:181858 
光耦合器构成的与非门电路图
2009-06-04 16:25:534871 
光耦合器构成的与非门电路图
2009-06-06 08:32:442754 
TTL与非门电路
2009-07-15 18:55:343314 
评估低抖动PLL时钟发生器的电源噪声抑制性能
本文介绍了电源噪声对基于PLL的时钟发生器的干扰，并讨论了几种用于评估确定性抖动(DJ)的技术方案。推导出的关系式提
2009-09-18 08:46:321461 
TTL集成与非门电路
TTL与非门芯
2009-09-24 10:25:422954 
MAX3625B 抖动仅为0.36ps的PLL时钟发生器
概述
MAX3625B是一款低抖动、精密时钟发生器，优化用于网络设备。器件内置晶体振荡器和锁相环(PLL)
2010-03-01 08:56:181345 
与非门,与非门是什么意思
DTL与非门电路:
常将二极管与门和或门与三极管非门组合起来组成与非门和或非门电路，以消除在串接时产生的电
2010-03-08 11:41:1511219 两输入端晶体管与非门电路图
2010-03-29 17:03:194196 
MAX3679A高性能四路输出时钟发生器(Maxim)
Maxim推出用于以太网设备的高性能、四路输出时钟发生器MAX3679A。器件采用低噪声
2010-04-14 16:51:49778 如何利用GPS OEM来进行二次开发,产生高精度时钟发生器是一个研究的热点问题。在电力系统、CDMA2000、DVB、DMB等系统中,高精度的GPS
2010-07-24 15:45:26780 有时在电子设备中需用一组功率不大的负电源，这时可不必另装电源，只需用三个与非门按图中连接，即可进行电
2010-09-15 00:23:35588 
在电力系统、CDMA2000、DVB、DMB等系统中,高精度的GPS时钟发生器（GPS同步时钟）对维持系统正常运转有至关重要的意义。
那如何利用GPS OEM来进行二次开发,产生高精度时钟发生
2010-09-17 22:02:441273 实际上,自激多谐振荡器(图1)和单稳电路可以由集成电路来实现.采用两片四-2输入与非门74LS00的驱动信号发生器,
2010-11-14 12:16:071124 
这里设计一种基于DP标准采用μ工艺的发射端扩频时钟发生器。合理设计锁相环路，采用外加滤波器对压控振荡器的控制电压进行三角波调制，得到所需的扩频时钟。
2011-08-31 10:17:321763 
MAX3636是一个高度灵活，高精度锁相环(PLL)时钟发生器为下一代网络设备的要求低抖动时钟发生器和强大的高速数据传输的分布进行了优化。
2011-10-11 11:15:221329 
10GHz扩频时钟发生器的设计_胡帅帅
2017-01-07 21:28:58
1 Microchip基于MEMS的时钟发生器
2018-06-07 13:46:004534 
Microchip基于MEMS的时钟发生器
2018-07-08 01:23:003933 与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门可以看作是与门和非门的叠加。
2018-07-25 19:10:1846674 
关键词：发生器 , 负电源 , 与非门 在电子设备中有时需用一组功率不大的负电源，可用三个与非门按图所示方法连接，即可进行电源极性变换。图示电路中A1、A2组成约4kHz的自激多谐振荡器，A3
2018-09-16 09:07:01361 据麦姆斯咨询报道，Microchip推出了业界尺寸最小的MEMS时钟发生器DSC613。这款新器件可在电路板上最多替换掉三个晶振和振荡器，从而减少高达80%的时钟元件布板空间。
2018-11-15 16:38:263910 本文档的主要内容详细介绍的是两个与非门电路的介绍 与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门可以看作是与门和非门的叠加。
2019-01-09 08:00:0018 AD9523：14路LVPECL/LVDS/HSTL输出 或29路LVCMOS输出 低抖动时钟发生器
2019-07-04 06:18:003604 逻辑与非门是数字逻辑与门和非门串联连接在一起的组合，NAND （非与）门具有当输入的ALL处于逻辑电平“1”时，输出通常处于逻辑电平“1”并且仅“低”到逻辑电平“0”。逻辑与非门是我们之前看到的AND门的反向或“互补”形式。
2019-06-26 14:20:468884 
本文档的主要内容详细介绍的是使用Multisim实现与非门测试的实验电路图免费下载。
2020-09-04 16:55:0020 本文档的主要内容详细介绍的是与非门逻辑电路功能测试的原理图免费下载。
2020-10-12 16:18:4825 本文档的主要内容详细介绍的是与非门搭接的逻辑电路原理图免费下载。
2020-10-12 16:18:487 系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而，如果不慎重考虑时钟发生器的相位噪声和抖动性能，数据转换器动态范围和线性度性能可能受到严重的影响。
2020-11-22 11:34:382666 
AD9525: 8路LVPECL输出低抖动时钟发生器
2021-03-21 15:00:200 AD9571：以太网时钟发生器，10个时钟输出
2021-04-16 10:21:563 AD9551：多业务时钟发生器数据表
2021-04-28 10:30:520 AN-1576：采用AD9958 500 MSPS DDS或AD9858 1 GSPS DDS和AD9515时钟分配IC的高性能ADC的低抖动采样时钟发生器
2021-04-30 09:48:4213 AD9573：PCI-Express时钟发生器IC，PLL内核，分频器，双输出数据表
2021-05-08 20:05:055 AD9575：网络时钟发生器，双输出数据表
2021-05-09 11:06:441 时钟发生器AD9516-0技术手册
2022-01-25 15:59:427 Cypress时钟发生器应用在车辆、工业生产、消费品和网络服务的EMI降低和非EMI降低时钟发生器。 Cypress具有广泛的时钟发生器组合，兼容700MHz的频率和不超过0.7PS的RMS相位抖动
2022-04-22 09:02:09806 这是带有板上芯片（COB）的1Hz时钟发生器电路。通常，为数字时钟和计数器电路应用产生1Hz时钟的电路将IC与晶体和微调电容器等结合使用。
2022-06-07 10:43:501886 
逻辑门是数字世界中的基本元素，之前已经介绍过基本的逻辑门。这些基本的逻辑门可以由通用门构成。数字逻辑中有两个通用门，即与非门(NAND Gate)和或非门(NOR Gate)。
2022-09-12 14:50:006891 
本文讨论电源噪声干扰对基于PLL的时钟发生器的影响，并介绍几种用于评估由此产生的确定性抖动（DJ）的测量技术。派生关系显示了如何使用频域杂散测量来评估时序抖动行为。实验室台架测试结果用于比较测量技术，并演示如何可靠地评估参考时钟发生器的电源噪声抑制（PSNR）性能。
2023-04-11 11:06:39811 
极景微发布超小封装PCIe5.0时钟发生器日前，极景微（UltraSilicon）宣布，推出两款支持PCIe5.0接口标准的1输出及2输出时钟发生器，分别为US6D101和US6D102。该芯片具有
2023-02-02 15:25:54999 
与非门（NAND Gate）是数字电路中的基本逻辑门之一，它实现了逻辑AND（与）操作后再进行逻辑NOT（非）操作。
2023-09-04 15:31:071974 
时钟发生器由哪些部分组成？锁相环pll的特点是什么？如何用硬件配置pll 时钟发生器是指通过特定的电路设计产生适合各种电子设备使用的时钟信号的器件。时钟发生器由多个部分组成，其中最核心的是锁相环
2023-10-13 17:39:50444 时钟合成器和时钟发生器是两种用于产生时钟信号的电子器件，它们在功能和应用上有一些区别。
2023-11-09 10:26:56298 的时钟发生器件的选择上往往少有考虑。目前市场上有性能属性大相径庭的众多时钟发生器。然而，如果不慎重考虑时钟发生器、相位噪声和抖动性能，数据转换器、动态范围和线性度性能可能受到严重的影响。...
2023-11-28 14:33:570 TTL与非门的电压传输特性 TTL与非门的静态输入与输出特性 TTL与非门的动态特性 TTL与非门是一种基本的逻辑门电路，用于将两个输入信号进行逻辑与运算，并输出结果。TTL（双晶体管逻辑）是一种
2024-01-23 13:52:51410
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