FPGA时序分析-建立时间和保持时间裕量都是inf怎么解决呢？

今天有个小伙伴遇到一个问题，就是在vivado里面综合后看到的建立时间和保持时间裕量都是inf，我们来看看怎么解决这个问题。

实验一：

module testMem(
    input clk,
    input [9:0] addr,
    input we,
    input [7:0] wdata,
    output reg [7:0] rdata
     );
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    reg [7:0] data1;
    reg [7:0] data2;
    reg [7:0] data3;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    always@(posedge clk)begin
            rdata <= mem[addr];
    end
    
endmodule

时序约束如下：

create_clock -period 5.000 -name sys_clk [get_ports clk]
set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports clk]

代码非常简单，大家一看就可以知道，这段代码会被映射到一个Bram上。综合后的资源报告也印证了我们的想法：

但是看时序分析：

是不是感觉很奇怪明明我们约束时钟了，为什么时序分析后是inf呢，我们来看一下他综合后的框图就明白了。

可以看到在上图里面，clk只和bram的时钟管脚相连，这种情况下怎么做时序分析嘛，一般我们在片内做的时序分析都是一个寄存器到另一个寄存器的。

时序分析一共四种模型，可以参考下面四张图，分别是Input to Flip-flop Path，Flip-flop to Output Path，Flip-flop to Flip-flop Path，Input to Output Path图片来源于Static Timing Analysis for Nanometer Designs也就是静态时序分析圣经，这本必读哦。

实验二：

那怎么改变，vivado计算出来是inf呢，首先给输入输出加上

(*DONT_TOUCH="yes"*)

这个约束看看，代码就变成了下面这个样子


module testMem(
    input clk,
    (*DONT_TOUCH="yes"*)input [9:0] addr,
    (*DONT_TOUCH="yes"*)input we,
    (*DONT_TOUCH="yes"*)input [7:0] wdata,
    (*DONT_TOUCH="yes"*)output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    always@(posedge clk)begin
            rdata <= mem[addr];
    end
    
endmodule

这次呢时序分析对了，我们来看一下综合后的结果，可以看到不再是孤零零的一个bram的ip了，这个就是典型的Flip-flop to Flip-flop Path的时序分析了。

但是注意到没有，实现的资源从bram变成lut和FF了，这个是因为在xilinx的器件里面，bram必须至少要有一级寄存器，那你可能又要问了，我们不是在代码里面rdata有一级寄存器吗，为啥没有被综合成bram呢，这个是因为加了dont touch的约束之后，vivado就不会再去优化这个寄存器，这样这个寄存器就不能被优化到bram里面了，这样自然就不会使用bram资源来实现上面的代码了。

实验三：

我们可以通过手动再加一级寄存器的方案，来让他使用bram资源，代码如下：


module testMem(
    input clk,a
    (*DONT_TOUCH="yes"*)input [9:0] addr,
    (*DONT_TOUCH="yes"*)input we,
    (*DONT_TOUCH="yes"*)input [7:0] wdata,
    (*DONT_TOUCH="yes"*)output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    
    always@(posedge clk)begin
            data <= mem[addr];
    end
    always@(posedge clk)begin
            rdata <= data ;
    end
    
endmodule

可以看到时序分析，资源分析和我们预期是一致的。

综合后的结果也和我们预期一致，可以和实验一做对比，这次在bram后面多了一级寄存器哦。

实验四：

那么我们在上面的代码里面继续去掉dont touch约束看看会发生什么。

module testMem(
    input clk,a
    input [9:0] addr,
    input we,
    input [7:0] wdata,
    output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    
    always@(posedge clk)begin
            data <= mem[addr];
    end
    always@(posedge clk)begin
            rdata <= data ;
    end
    
endmodule

可以看到又变成了inf，再来看一下综合后的框图，和实验一一样，你可能会问，我们不是加了两级寄存器了吗，怎么bram的输出一个都没有呢，这是因为这两级寄存器都被bram给吸收了呢。

小提示，这样两级寄存器的方式比一级的时序会好很多哦，当然如果如果寄存器不少纯打拍的话，他是不会被吸收进去的。

实验五：

既然打两拍不行，那就多打几拍咯。

代码变成下面的样子：




module testMem(
    input clk,
    input [9:0] addr,
    input we,
    input [7:0] wdata,
    output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    reg [7:0] data1;
    reg [7:0] data2;
    reg [7:0] data3;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    always@(posedge clk)begin
            data <= mem[addr];
    end
    always@(posedge clk)begin
            data1 <= data;
            data2 <= data1;
            data3 <= data2;
            rdata <= data3;
    end
    
endmodule

可以看到一切和我们的预期一致。

总之做FPGA一定要知道自己写的代码会被映射到什么资源上去哦。

审核编辑：刘清

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放大器的建立时间介绍

本篇仿真介绍放大器的建立时间，也称为上升时间。它是高速放大电路、或在SARADC驱动电路设计时，需要谨慎评估的参数。

2021-02-15 16:37:00

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AN-359：运算放大器的建立时间

AN-359：运算放大器的建立时间

2021-04-29 15:28:46

详解FPGA中建立时间与保持时间

同步电路系统设计将系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是FPGA设计的基础。

2022-02-26 16:59:44

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FPGA时序约束一如何查看具体错误的时序路径

时间裕量包括建立时间裕量和保持时间裕量（setup slack和hold slack）。从字面上理解，所谓“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立时间或保持时间所多出的时间，那么“裕量”越多，意味着时序约束越宽松。

2022-08-04 17:45:04

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如何读懂时序分析报告

前言在上篇文章里《时序分析基本概念（一）——建立时间》，我们向大家介绍了建立时间的基本概念和计算方法。

2022-10-09 11:59:45

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FPGA高速信号处理的片外静态时序分析

对于建立时间和保持时间本文就不再过多叙述，可参考【FPGA】几种时序问题的常见解决方法-------3，可以说在数字高速信号处理中最基本的概念就是建立时间和保持时间，而我们要做的就是解决亚稳态问题和传输稳定问题。

2022-12-13 11:03:58

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解读FPGA的静态时序分析

它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。

2023-03-14 19:10:03

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询问应用工程师：建立时间

运算放大器建立时间是保证数据采集系统性能的关键参数。为了实现精确的数据采集，运算放大器输出必须在A/D转换器能够准确数字化数据之前建立。然而，建立时间通常不是一个容易测量的参数。

2023-06-17 10:37:54

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数字IC设计中的建立时间和保持时间

本文主要介绍了建立时间和保持时间。

2023-06-21 14:38:26

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到底什么是建立时间/保持时间？

在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。

2023-06-27 15:43:55

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SOC设计中的建立时间和保持时间

建立时间和保持时间是SOC设计中的两个重要概念。它们都与时序分析有关，是确保芯片正常工作的关键因素。

2023-08-23 09:44:55

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PCB传输线建立时间、保持时间、建立时间裕量和保持时间裕量

　信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是接收器本身的特性。简而言之，时钟边沿触发前，要求数据必须存在一段时间，这就是器件需要的建立时间；

2023-09-04 15:16:19

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关于建立时间和保持时间的测量方法

文件提到两种setup/hold测量方式：10% push-up和pass/fail，按照TSMC说法，前者会更乐观一些，因此如果是采用前者（10% push-up）的测量方式得到建立时间和保持时间，需要十份小心时序裕量是否足够，最好人为添加margin。

2023-12-05 11:19:38

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