Verilog hdl教程实例

1854529 2010-02-09 | rar | 160 | 次下载 | 10积分

资料介绍

【例 3.2】4 位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0; //同步复位
else out<=out+1; //计数
end
endmodule

HD Verilog

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