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A7105 Reference code for FIFO mode:1. 简介
这文件系对 RF chip -A7105 FIFO mode 做一简单的应用范程序，供使用者能够快速应用这 RF chip。
2. 系统概述
本范程序使用简单的跳频(frequency hopping)机制，时序如下图：
程序主要分二个部份，一个为 master 端，另一个为slave 端。
Master 端：power on、initial 系统及RF chip 后，等待time slot=2 时，进入TX 态，传送64 bytes 资。
之后等待time slot=12 时，再进入RX态，等待接收。如收到资，会自动改变下一次的工作频序，重新另一次的时序周期动作。未收到资，Master 端会自动改变下一次的工作频序，重新另一次的时序
周期动作。Slave 端：power on、initial 系统及RF chip 后，等待time slot=0 时，进入RX 态等待接收。无收到Master 端所发送的资，则会自动改变下一次的工作频序，等待下一次time slot=0 的时序周期动作。仍未收到资有5 次时序周期，则停止跳频机制，并回到初始工作频，进入RX 态等待接收。有收到Master 端所发送的资，则重新启动跳频机制，依时序完成TX 及RX 工作。
一旦接收到封包，出资、比对，计算 error bit 后，再发送封包给Master 端。使用者可依据简的计算error bit 及传送封包，得出BER(bit error rate)，作为传输质量的据。
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