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极高速ADC(>1 GSPS)需要一种低抖动的采样时钟，以保持信噪比(SNR)。这些8比特和10比特转换器具有由量化噪声设置的最佳情形的噪声基底。对满量程正弦波进行采样的N比特ADC，SNR的著名表达式为：
SNR = 6.02N + 1.76
这就把8比特ADC的最佳噪声基底设置为-49.9 dBc。
从这一点开始，噪声基底会退化，因为诸如采样时钟上的抖动、ADC的固有孔径抖动、ADC量化器的非线性产生的杂波频率成分以及如热噪声这样的其它内部噪声。在本文中，我们将考察利用PLL/VCO的特性最优化采样时钟性能的策略。这意味著最小化集成相位噪声，从而最小化时钟抖动。
采样时钟的均方根(RMS)抖动以平方和的根的形式结合了固有的RMS孔径抖动，以产生总的有效抖动。
SNR = 6.02N + 1.76
这就把8比特ADC的最佳噪声基底设置为-49.9 dBc。
从这一点开始，噪声基底会退化，因为诸如采样时钟上的抖动、ADC的固有孔径抖动、ADC量化器的非线性产生的杂波频率成分以及如热噪声这样的其它内部噪声。在本文中，我们将考察利用PLL/VCO的特性最优化采样时钟性能的策略。这意味著最小化集成相位噪声，从而最小化时钟抖动。
采样时钟的均方根(RMS)抖动以平方和的根的形式结合了固有的RMS孔径抖动，以产生总的有效抖动。
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