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如何使用大小核设计架构实现强效省电的多核处理器

2474220 2019-10-18 | rar | 0.16 MB | 次下载 | 免费

资料介绍

　　大小核（big.LITTLE）晶片设计架构正快速崛起。在安谋国际（ARM）全力推广下，已有不少行动处理器开发商推出采用big.LITTLE架构的新方案，期透过让大小核心分别处理最适合的运算任务，达到兼顾最佳效能与节能效果的目的，以获得更多行动装置制造商青睐。

　　近年行动领域出现重大变革，智慧型手机已成为消费者联网生活的主要工具，然而，这其中涉及各种高效能运算任务如高速网页浏览、导航与游戏，以及语音通话、社群网路和电子邮件服务等效能需求较低的「持续运作，永远连线」后台任务。

　　与此同时，平板装置也正重新定义运算平台，这些创新设计转变均为消费者打造与内容互动的全新方式，将原本只限于网路共享装置（TetheredDevice）的功能导入行动领域，创造出真正的智慧型新世代运算。

　　因应电子装置的快速变革，未来半导体向来遵循的摩尔定律（Moore’sLaw）又将如何往下发展？过去，预测晶片的效能每隔18个月就会倍增，而现今电晶体的数量已从数千增加到数十亿个，但若仔细观察单一处理器，就会发现整体的效能几乎呈现停滞不前的情况，这是因为系统能消耗的电量已达到高峰。

　　克服晶片效能与功耗挑战big.LITTLE设计架构崭露头角

　　对于未来任何一种处理器，处理速度都将受限于散热问题而无法大幅跃进。任何装置一旦达到热障（ThermalBarrier）就会开始融化，如果是行动电话，便会使装置温度上升造成使用者不适。除物理层面的散热问题外，能源效率也会变得相当差，若调校处理器实作使其速度加快，则所需耗能便会倍数增长，而为增加最后这一丁点的效能，后续导热设计的成本真的很高。

　　在过去，处理器核心面积倍增代表速度倍增，但是现在面积倍增，速度却只增加几个百分点，因此复杂度并不代表有效率，这就是单一核心系统有所限制的原因之一。如果无法加快单一核心速度，就必须增加独立核心的数量，这也有助于每个核心去应对其被分配到的任务需求，有鉴于此，安谋国际（ARM）遂于2012年提出big.LITTLE处理器架构（图1）。