在Artix 7 FPGA上使用Vivado的组合逻辑与顺序逻辑

描述

这是一个由 5 部分组成的博客：

第 1 部分：FPGA基础知识

第 2 部分：在 Spartan 6 FPGA 上使用 Xilinx ISE 的组合逻辑

第 3 部分：在 Cyclone-IV FPGA 上使用QuartusPrime 的顺序逻辑

第 4 部分：在 Artix-7 FPGA 上使用 Vivado 的组合逻辑与顺序逻辑

第 5 部分：最终项目 - DE0 Nano 开发板上的 Pong 游戏

目标：

比较和分析使用在 Artix-7 FPGA 上实现的组合逻辑和顺序逻辑的移位器的性能

顺序逻辑：移位寄存器

我们都知道什么是移位寄存器，以及为什么要使用它们——对寄存器中的位进行移位吗？

但是CPU或微控制器内部的应用程序非常广泛，并且在算术和逻辑单元中发挥着至关重要的作用，尤其是在如今的ARM处理器中。

下面给出的设计专门用于右移。但为什么？此操作在老式8086微处理器中用于实现 ROR 指令。

8 位移位寄存器设计：

Verilog实现：

有没有其他方法可以移动位？

- 是的，桶形移位器。

组合逻辑：桶形移位器

真值表：

在这篇博客中，我将讨论使用多路复用器的 8 位桶形移位器的设计和实现。

我要遵循的建模是 Verilog HDL 中的结构设计。

首先，让我们设计一个 2:1 Mux

结构模型中 2:1 Mux 的 Verilog 代码非常简单，我们有 2 个与门、1 个非门和 1 个或门。

除了常规的输入和输出外，还为门输出声明了三根线，并根据结构进行连接。

8位桶形移位器的设计：

通过使用结构设计，我们可以确保设计以我们想要的方式实现。

Verilog 实现：

桶形移位器的工作：

这就是桶形移位器如何根据选择线移动位。

在 Artix-7 FPGA 上的实现：

我将使用USB104-A7 FPGA 开发板来实现。这是几个月前的路试。在此处阅读评论：USB104 A7：Artix-7 FPGA 开发板 - 评论

定制 Pmod 的制作：

由于按钮和LED等用户 I/O 外设非常少，因此要制造定制 Pmod（外设模块）以实现数字设计。

让我们看一下制造的示意图。

使用 NIMultisim进行的设计：

从原理图中可以看出，使用 10k电阻器将用于上拉和下拉目的。

由于已经有一个 200 欧姆的电阻串联到 Pmod GPIO 上，以防止意外将输入驱动为输出时损坏 FPGA，

仅 100 欧姆电阻与 LED 串联使用。所有开关均处于高电平有效。电路图如下：

这是上面制作的 Pmod 的一般约束文件：

## Pmod Header JA#set_property -dict { PACKAGE_PIN F4IOSTANDARD LVCMOS33 }[get_ports { led[0]}]; #IO_L13P_T2_MRCC_35 Sch=ja[1]#set_property -dict { PACKAGE_PIN F3 IOSTANDARD LVCMOS33 }[get_ports { led[1]}]; #IO_L13N_T2_MRCC_35 Sch=ja[2]#set_property -dict { PACKAGE_PIN E2 IOSTANDARD LVCMOS33 }[get_ports { led[2]}]; #IO_L14P_T2_SRCC_35 Sch=ja[3]#set_property -dict { PACKAGE_PIN D2 IOSTANDARD LVCMOS33 }[get_ports { led[3]}]; #IO_L14N_T2_SRCC_35 Sch=ja[4]#set_property -dict { PACKAGE_PIN H2 IOSTANDARD LVCMOS33 }[get_ports { led[4]}]; #IO_L15P_T2_DQS_35 Sch=ja[7]#set_property -dict { PACKAGE_PIN G2 IOSTANDARD LVCMOS33 }[get_ports { led[5]}]; #IO_L15N_T2_DQS_35 Sch=ja[8]#set_property -dict { PACKAGE_PIN C2 IOSTANDARD LVCMOS33 }[get_ports { led[6]}]; #IO_L16P_T2_35 Sch=ja[9]#set_property -dict { PACKAGE_PIN C1 IOSTANDARD LVCMOS33 }[get_ports { led[7]}]; #IO_L16N_T2_35 Sch=ja[10]### Pmod Header JB#set_property -dict { PACKAGE_PIN C4 IOSTANDARD LVCMOS33 }[get_ports { sw_b[0]}]; #IO_L7P_T1_AD6P_35 Sch=jb[1]#set_property -dict { PACKAGE_PIN B2 IOSTANDARD LVCMOS33 }[get_ports { sw_b[1]}]; #IO_L10N_T1_AD15N_35 Sch=jb[2]#set_property -dict { PACKAGE_PIN B3 IOSTANDARD LVCMOS33 }[get_ports { sw_b[2]}]; #IO_L10P_T1_AD15P_35 Sch=jb[3]#set_property -dict { PACKAGE_PIN B4 IOSTANDARD LVCMOS33 }[get_ports { sw_b[3]}]; #IO_L7N_T1_AD6N_35 Sch=jb[4]#set_property -dict { PACKAGE_PIN B1 IOSTANDARD LVCMOS33 }[get_ports { sw_b[4]}]; #IO_L9P_T1_DQS_AD7P_35 Sch=jb[7]#set_property -dict { PACKAGE_PIN A1 IOSTANDARD LVCMOS33 }[get_ports { sw_b[5]}]; #IO_L9N_T1_DQS_AD7N_35 Sch=jb[8]#set_property -dict { PACKAGE_PIN A3 IOSTANDARD LVCMOS33 }[get_ports { sw_b[6]}]; #IO_L8N_T1_AD14N_35 Sch=jb[9]#set_property -dict { PACKAGE_PIN A4 IOSTANDARD LVCMOS33 }[get_ports { sw_b[7]}]; #IO_L8P_T1_AD14P_35 Sch=jb[10]### Pmod Header JC#set_property -dict { PACKAGE_PIN C5 IOSTANDARD LVCMOS33 }[get_ports { sw_a[0]}]; #IO_L1N_T0_AD4N_35 Sch=jc[1]#set_property -dict { PACKAGE_PIN C6 IOSTANDARD LVCMOS33 }[get_ports { sw_a[1]}]; #IO_L1P_T0_AD4P_35 Sch=jc[2]#set_property -dict { PACKAGE_PIN B6 IOSTANDARD LVCMOS33 }[get_ports { sw_a[2]}]; #IO_L2N_T0_AD12N_35 Sch=jc[3]#set_property -dict { PACKAGE_PIN C7 IOSTANDARD LVCMOS33 }[get_ports { sw_a[3]}]; #IO_L4N_T0_35 Sch=jc[4]#set_property -dict { PACKAGE_PIN A5 IOSTANDARD LVCMOS33 }[get_ports { sw_a[4]}]; #IO_L3N_T0_DQS_AD5N_35 Sch=jc[7]#set_property -dict { PACKAGE_PIN A6 IOSTANDARD LVCMOS33 }[get_ports { sw_a[5]}]; #IO_L3P_T0_DQS_AD5P_35 Sch=jc[8]#set_property -dict { PACKAGE_PIN B7 IOSTANDARD LVCMOS33 }[get_ports { sw_a[6]}]; #IO_L2P_T0_AD12P_35 Sch=jc[9]#set_property -dict { PACKAGE_PIN D8 IOSTANDARD LVCMOS33 }[get_ports { sw_a[7]}]; #IO_L4P_T0_35 Sch=jc[10]

Vivado 入门：

如果您计划使用 FPGA 板上的按钮，请确保在移位寄存器项目的约束文件中添加命令，因为由于时钟专用路由错误，实现将无法完成。

Artix-7 FPGA 上的 8 位移位寄存器：

Artix-7 FPGA 上的 8 位桶形移位器：

实施后的最终比较：

谢谢阅读！