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怎样单独使用modelsim仿真xilinx呢？

直接在modelsim软件内执行.do文件进行仿真，不通过vivado调用modelsim，vivado仅用于生成IP核。

2023-12-04 标签：Xilinx Vivado MODELSIM仿真 1452 0

如何用Python实现Vivado和ModelSim仿真自动化？

我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时，一开始仿真软件都会默认在波形界面中加载testben...

2023-09-13 标签：二进制仿真仿真器 1270 0

DDR3缓存模块仿真平台构建步骤

复制Vivado工程路径vivado_prj\at7.srcs\sources_1\ip\mig_7series_0下的mig_7series_0文件夹...

2023-08-12 标签：DDR3 缓存器 FIFO存储 1349 0

FSM状态机序列检测的方法

为valid有效信号，检测到时输出高，否则为低，考虑序列叠加情况，比如“1101101”，则有两个“1101”，

2023-06-26 标签：RTL 状态机 fsm 2010 0

Verilog inout双向口使用和仿真的方法

芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。

2023-06-25 标签：VHDL语言 RTL MODELSIM仿真 6214 0

modelsim仿真和实际上板结果不一致的原因及其解决办法

某项目在完成算法模型的modelsim仿真之后，开始硬件上板调试。

2023-06-11 标签：仿真器 ModelSim MODELSIM仿真 5787 0

如何在自己的电脑上跑一个UVM_demo呢？

win10（理论上可以安装下方modelsim软件的window平台都可以）

2023-05-26 标签：UVM GUI系统 MODELSIM仿真 842 0

时序电路之DFF理解

对于DFF，之前理解的，DFF在时钟的上升沿进行对D端的数据采集，再下一个时钟的上升沿来临，Q端输出D端采集的数据。

2023-05-10 标签：寄存器 Verilog 时序电路 4293 0

Vivado调用Questa Sim仿真中存在的一些问题

首先说明一下Modelsim与Questa Sim都可以与Vivado联调，也比较相似，但是Questa Sim比Modelsim功能更加广泛

2023-05-08 标签：仿真器 TCL Vivado 5260 0

Vivado调用第三方仿真软件查看波形的过程中存在的一些问题

首先说明一下Modelsim与Questa Sim都可以与Vivado联调，也比较相似，但是Questa Sim比Modelsim功能更加广泛，对于Sy...

2023-02-10 标签：仿真器 questasim Vivado 3731 0

介绍一种ISE联合仿真转换为Moldelsim单独仿真的方法

找到仿真顶层的tb文件，cut_through_top_tb。

2023-01-29 标签：FPGA设计 asic ModelSim 1544 0

浅析Modelsim的仿真步骤

先准备创建一个用于比较的参考源，相应使用的参考代码文末获取，Modelsim进入相应的路径

2023-01-11 标签：MODELSIM仿真 1840 0

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