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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

在Vivado中构建AMD Versal可扩展嵌入式平台示例设计流程

为了应对无线波束形成、大规模计算和机器学习推断等新一代应用需求的非线性增长，AMD 开发了一项全新的创新处理技术 AI 引擎，片内集成该AI Engin...

2024-04-09 标签：Linux系统机器学习数据交互 1425 0

深入探索Vivado非工程模式FPGA设计流程

在设计过程的每个阶段，设计者均可以打开Vivado集成开发环境，对存储器中保存的当前设计进行分析和操作。

2024-04-03 标签：FPGA 数据库 Vivado 1003 0

详解Vivado非工程模式的精细设计过程

将设置设计的输出路径，设置设计输出路径的步骤如下所示。第一步：如图4.3所示，在“Vivado%”提示符后输入命令“set outputDir ./g...

2024-04-03 标签：Xilinx WINDOWS 操作系统 1639 0

Matlab生成fir滤波器抽头系数的流程

在Vivado调用fir滤波器时，我们会遇到需要填充滤波器抽头系数的问题，手工计算又不现实，所以在此向大家介绍一个生成系数的工具。

2024-03-25 标签：matlab fir滤波器 Vivado 1418 0

Vivado经典案例：使用Simulink设计FIR滤波器

FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以...

2024-03-25 标签：dsp 低通滤波器 Simulink 2092 0

AMD Versal AI Edge自适应计算加速平台之PL LED实验（3）

对于Versal来说PL（FPGA）开发是至关重要的，这也是Versal比其他ARM的有优势的地方，可以定制化很多ARM端的外设

2024-03-22 标签：led灯寄存器 RTL 2362 0

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2024-03-13 标签：led灯寄存器差分信号 964 0

哪些因此会导致时钟skew过大呢？FPGA中降低时钟skew的几种方法

在时序报告中，会显示出clock path skew，如果时钟偏移超过0.5ns，就需要额外关注了。

2024-03-13 标签：FPGA 时钟缓冲器 Vivado 1453 0

AMD Versal AI Edge自适应计算加速平台之准备工作（1）

每个工程下面都有一个生成vivado的脚本，用于重建vivado工程，有两种方法可以使用，一是利用批处理文件，右键编辑create_project.bat

2024-03-06 标签：python Vivado 950 0

在Vivado Synthesis中怎么使用SystemVerilog接口连接逻辑呢？

SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。您可以把这类接口看作是多个模块共有的引脚集合。

2024-03-04 标签：RTL 时钟信号 CLK 944 0

自动化构建环境在FPGA设计中的应用

为了加快实现 FPGA 构建环境的自动化（如用于持续集成 (CI)），并确保在开发与生命周期后期阶段完整重现设计结果，Missing Link Elec...

2024-02-20 标签：fpga HDL TCL 427 0

如何禁止vivado自动生成 bufg

在Vivado中禁止自动生成BUFG（Buffered Clock Gate）可以通过以下步骤实现。首先，让我们简要了解一下什么是BUFG。BUFG是...

2024-01-05 标签：缓冲器参数时钟信号 2151 0

Vivado时序问题分析

有些时候在写完代码之后呢，Vivado时序报红，Timing一栏有很多时序问题。

2024-01-05 标签：时序代码 Vivado 2105 0

【Vivado约束学习】时钟约束介绍

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。

2024-01-04 标签：驱动器寄存器占空比 3053 0

怎么用Vivado做覆盖率分析

在做仿真的时候往往会去做代码覆盖率和功能覆盖率的分析，来保证仿真是做的比较充分完备的。

2024-01-03 标签：仿真命令代码 1652 0

读取Xilinx FPGA芯片设备标识符的方法-DNA

每一片芯片内部存有一个设备标识符，xilinx把它叫做DNA，这个DNA是不可更改的，永久存在芯片里面的。

2024-01-03 标签：寄存器 Xilinx FPGA芯片 3883 0

Vivado HLS的图像传感器FPN噪声去除算法设计

随着科技的发展，图像传感器逐步在各行各业广泛应用[1]。受限于半导体工艺，CMOS图像传感器的输出一般都带有噪声，噪声的表现形式也多种多样[2]。其中，...

2024-01-02 标签：噪声图像传感器 Vivado 1614 0

Vivado 2023.2版本的新增功能

Vivado在前一段时间更新了2023.2版本，经过一段时间的使用这个版本还是很丝滑的，用起来挺舒服。

2024-01-02 标签：IC设计仿真 RTL 3191 0

如何在zcu102板卡上创建pipeline呢？

DisplayPort 1.4 Tx Subsystem core的最简pipeline就是如它的linux driver wiki page里的fig...

2023-12-29 标签：Linux FMC PHY 528 0

找verilog bug的利器—notepad++介绍

相信大家写verilog代码的时候，都会用到notepad++，大家也知道notepad++可以和vivado关联使用，这样写起工程代码的时候，调试很方便。

2023-12-21 标签：Verilog Vivado 2205 0

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